| 主权项 |
一种多浮点操作数除运算控制器，实现多个32位符合IEEE754标准的浮点数除法运算，其特征在于：该控制器包括命令字及其操作数写时序控制模块（Ⅰ）、操作数存储器（Ⅱ）、浮点操作数读时序控制模块（Ⅲ）、操作数配置运算控制模块（Ⅳ）；所述命令字及其操作数写时序控制模块（Ⅰ）与操作数存储器（Ⅱ）、浮点操作数读时序控制模块（Ⅲ）、操作数配置运算控制模块（Ⅳ）连接；所述操作数存储器（Ⅱ）还与浮点操作数读时序控制模块（Ⅲ）、操作数配置运算控制模块（Ⅳ）连接；所述浮点操作数读时序控制模块（Ⅲ）还与操作数配置运算控制模块（Ⅳ）连接；所述命令字及其操作数写时序控制模块（Ⅰ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括9位命令字和若干个操作数，操作数最多为127个；所述命令字及其操作数写时序控制模块（Ⅰ）被系统选中时，启动命令字及其操作数写时序控制模块（Ⅰ）工作，内部产生与系统WR信号同步的写时序脉冲序列；在写时序脉冲的控制下，锁存多浮点操作数除法指令的命令字，写入多浮点操作数予以存储；最后一个操作数被写入存储后，所述命令字及其操作数写时序控制模块（Ⅰ）停止工作；所述操作数存储器（Ⅱ）为双端口存储器，一个只写端口，一个只读端口，用于储存浮点操作数（下称为操作数）；所述操作数存储器（Ⅱ）的写端口操作数的写入和读端口操作数的读出不存在需要仲裁的情况；所述操作数存储器（Ⅱ）的写端口受命令字及其操作数写时序控制模块（Ⅰ）控制，将系统数据总线DB传输的操作数写入操作数存储器（Ⅱ）；读端口受浮点操作数读时序控制模块（Ⅲ）控制，将操作数读出传输到操作数配置运算控制模块（Ⅳ）；所述浮点操作数读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成浮点操作数从操作数存储器（Ⅱ）中的读出，不需要占用系统总线；所述浮点操作数读时序控制模块（Ⅲ）在命令字及其操作数写时序控制模块（Ⅰ）写入第1个操作数后被启动工作，输出忙信号Busy由“1”→“0”，并根据第1个操作数类型，内部产生与系统时钟Clock信号同步的读时序脉冲序列，按顺序将操作数读出参与除法运算；当参与运算的最后1个操作数读出之后，再经过一个除法运算的时间周期，输出忙信号Busy由“0”→“1”，发出一个时钟周期Clock的结果锁存脉冲后，停止浮点操作数读时序控制模块（Ⅲ）的工作；所述操作数配置运算控制模块（Ⅳ）根据操作数存储器（Ⅱ）传输的第1个操作数的除法方式和类型，选通配置除法运算器的二个输入端的操作数1和操作数2，能够锁存每次除法运算的运算结果，判断运算结果是否异常；系统能够从操作数配置运算控制模块（Ⅳ）中读出中间运算结果和命令执行的最终运算结果。 |
