发明名称 |
具有双外延沟道和自对准接点的CMOS器件 |
摘要 |
种具有双外延沟道的CMOS器件,其包括形成在衬底上的第一外延区域,形成在该第一外延区域上的PMOS器件,形成在衬底上的第二外延区域,其中该第二外延区域由不同于该第一外延区域的材料形成,形成在该第二外延区域上的NMOS器件,以及耦合于PMOS器件和NMOS器件的电接点,其中该电接点是自对准的。 |
申请公布号 |
CN101606240B |
申请公布日期 |
2014.03.12 |
申请号 |
CN200880001497.1 |
申请日期 |
2008.03.14 |
申请人 |
英特尔公司 |
发明人 |
P·拉纳德;K·E·扎瓦奇基 |
分类号 |
H01L21/8238(2006.01)I;H01L21/335(2006.01)I;H01L27/092(2006.01)I |
主分类号 |
H01L21/8238(2006.01)I |
代理机构 |
中国专利代理(香港)有限公司 72001 |
代理人 |
朱海煜;王丹昕 |
主权项 |
一种形成半导体的方法,包括:在衬底上外延沉积第一外延区域;在所述衬底上外延沉积第二外延区域;在所述衬底上且在所述第一外延区域和所述第二外延区域之间形成隔离结构;在所述第一外延区域上且紧靠待形成源极区和漏极区的地方,形成两个牺牲结构;在所述第二外延区域上且紧靠待形成源极区和漏极区的地方,形成两个牺牲结构;邻近所述牺牲结构形成第一组间隔件;邻近所述第一组间隔件形成第二组间隔件;在所述第一外延区域上且在两个牺牲结构之间的沟槽内,沉积第一高k栅介电层;在所述第一高k栅介电层上面沉积第一金属栅电极;在所述第二外延区域上且在两个牺牲结构之间的沟槽内,沉积第二高k栅介电层;在所述第二高k栅介电层上面沉积第二金属栅电极;去除所述牺牲结构和所述第一组间隔件;以及在去除所述牺牲结构和所述第一组间隔件时所形成的沟槽内,形成电接点;其中所述电接点是自对准的。 |
地址 |
美国加利福尼亚州 |