深亚微米技术的布局电路优化

摘要

本发明公开了深亚微米技术的布局电路优化，其中，一种集成电路在其扩散层内具有基本连续的活性扩散区。可使用这些基本连续的活性扩散区的部分制造半导体器件的活性区。应力可在其制造过程中被施加到这些半导体器件，这会在整个所述集成电路导致基本均匀的应力图。所述基本均匀的应力图可显著地提高所述集成电路的性能。

主权项

一种在制造期间施加应力时整个都具有基本均匀的应力图的集成电路，包括：第一标准单元，具有第一活性扩散区和第二活性扩散区，多个晶体管中的第一晶体管被配置为针对其活性区利用所述第一活性扩散区，并且所述多个晶体管中的第二晶体管被配置为针对其活性区利用所述第二活性扩散区；耦合单元，具有耦合到所述第一活性扩散区的第三活性扩散区和耦合到所述第二活性扩散区的第四活性扩散区，所述多个晶体管中的第三晶体管被配置为针对其活性区利用所述第三活性扩散区，且所述多个晶体管中的第四晶体管被配置为针对其活性区利用所述第四活性扩散区，所述第三晶体管和所述第四晶体管进一步被配置为持续不起作用；以及第二标准单元，具有耦合到所述第三活性扩散区的第五活性扩散区和耦合到所述第四活性扩散区的第六活性扩散区，所述多个晶体管中的第五晶体管被配置为针对其活性区利用所述第五活性扩散区，且所述多个晶体管中的第六晶体管被配置为针对其活性区利用所述第六活性扩散区。