一种基于FGPA的高性能查找表电路

摘要

本发明属于集成电路技术领域，具体为一种基于FPGA的高性能查找表电路。本发明采用逻辑门单元和传输门混合设计；以4输入查找表电路为例，由三个反相器，2个CMOS传输门以及一个与非门组成。本发明将电路关键路径上的传输管由4级减到2级，极大的降低了关键路径的延时；采用低阈值CMOS传输门，避免阈值损失造成的延时不对称，从而降低对后续时序电路设计的困难；将CMOS传输管中的PMOS和NMOS管的尺寸设计为相同，使传输管部分PMOS管的面积减小50%。本发明通过对电路架构的改进，在速度、功耗和面积三方面的性能上都有明显的提高，使得在查找表逻辑所支持的可编程逻辑资源能有更加广泛的运用。

主权项

1.一种基于FPGA的高性能查找表电路，其特征在于采用逻辑门单元和CMOS传输管混合设计，对于4输入查找表，由一级反相器、一级缓冲器、两级CMOS低阈值传输管以及一个与非门组成；其中，所述一级缓冲器（I16）由两个反相器构成，设置于查找表输出端Q前；一级反相器（I0~I15），设置于查找表的数据存储单元SRAM的反相输出～后；两级CMOS低阈值传输管（C0~C15和C16~C19）分别设置于一级反相器（I0~I15）后和缓冲器（I16）前；一级与非门输出设置于CMOS低阈值传输管的控制端；设：P0、P1～P15代表16个SRAM编程点的存储值，但是编程点的值都是从SRAM的反相端输出端，即～；A1、A2、A3、A4代表查找表的4个函数输入端，A1B、A2B、A3B、A4B依次代表查找表的4个函数输入端A1、A2、A3、A4取反之后的信号，Q是查找表输出端；对4个输入A1~A4的译码采用两位译码的方式，即查找表的第一、第二函数输入端（A1、A2），以及取反之后的信号（A1B和A2B）的组合经过一个与门实现对第一级CMOS低阈值传输管电路（C0~C15）的控制，查找表的第三、第四函数输入端（A3、A4），以及取反之后的信号（A3B和A4B）的组合经过一个与门实现对第二级CMOS低阈值传输管电路（C16~C19）的控制；其中，CMOS低阈值传输管（C0~C19）是由低阈值NMOS管和PMOS并联而成，并且NMOS管和PMOS管尺寸相同；SRAM存储的值经过反相端输出～，经过一级反相器（I0~I15）和一级缓冲器（I16），2级CMOS低阈值传输管（C0~C15、C16~C19），最终到达查找表输出端Q。