| 发明名称 | 减少金属的接触电阻的方法 | ||
| 摘要 | 本发明公开了一种减少接触电阻的集成电路的结构。该结构包括衬底；沉积在衬底上的保护层；沉积在保护层上的介电层；以及嵌入介电层中的沟槽。沟槽包括沉积在沟槽的侧壁上的原子层沉积(ALD)TaN或化学汽相沉积(CVD)TaN；沉积在ALD TaN或CVD TaN上的物理汽相沉积(PVD)Ta或PVD Ta和PVD TaN的组合；以及在沉积在ALD TaN或CVD TaN上的PVD Ta或PVD Ta和PVD TaN的组合上沉积的Cu。该结构还包括在填充后的沟槽的底部结合至沟槽的通孔。本发明还公开了减少金属的接触电阻的方法。 | ||
| 申请公布号 | CN103579187A | 申请公布日期 | 2014.02.12 |
| 申请号 | CN201310013153.5 | 申请日期 | 2013.01.14 |
| 申请人 | 台湾积体电路制造股份有限公司 | 发明人 | 李亚莲;苏鸿文 |
| 分类号 | H01L23/538(2006.01)I;H01L21/768(2006.01)I | 主分类号 | H01L23/538(2006.01)I |
| 代理机构 | 北京德恒律治知识产权代理有限公司 11409 | 代理人 | 章社杲;孙征 |
| 主权项 | 一种集成电路的结构，所述结构包括：衬底；保护层，沉积在所述衬底上；介电层，沉积在所述保护层上；以及沟槽，嵌入所述介电层中，所述沟槽包括：原子层沉积(ALD)TaN层，形成在所述沟槽的侧壁上；物理汽相沉积(PVD)Ta层，形成在所述ALD TaN层上方；和含Cu层，形成在所述PVD Ta层上方，其中，所述ALD TaN层和所述PVD Ta层的总N/Ta比率在约0.6至约1.0的范围内。 | ||
| 地址 | 中国台湾新竹 | ||