发明名称 一种MOSFET并联电路布局
摘要 本发明涉及一种MOSFET并联电路布局,具体的说是一种基于单层铝基板的功率MOSFET三相并联电路,主要用于电机驱动系统,这种电路基于单层铝基板的三相MOSFET并联电路,包括:在单层铝基板上,由下至上分成3个区域,分别是U、V、W相区域,每个区域由上管并联MOSFET模组和下管并联MOSFET模组构成,整个三相并联电路共有6排平行的并联MOSFET模组,每一排模组中包括n个MOSFET。本发明这种电路布局是在传统铝基板上,通过专门设计的电路布局,可以以较小的板面积提供较大的功率密度和良好的热均衡性。
申请公布号 CN103582408A 申请公布日期 2014.02.12
申请号 CN201310326544.2 申请日期 2013.07.31
申请人 刘杰;佟炳然 发明人 刘杰;佟炳然
分类号 H05K13/04(2006.01)I 主分类号 H05K13/04(2006.01)I
代理机构 北京科迪生专利代理有限责任公司 11251 代理人 成金玉
主权项 一种MOSFET并联电路布局,其特征在于包括:在单层铝基板上,由下至上分成3个区域分别是U、V、W相区域,每个区域由上管并联MOSFET模组和下管并联MOSFET模组构成;整个三相并联电路共有6排平行的并联MOSFET模组,每一排模组中包括n个MOSFET,其中n≥1;6排并联MOSFET模组将单层铝基板分成7个电流汇流区,从下至上分别为U相下管源极汇流区、U相上管源极与U相下管漏极汇流区、U相和V相上管漏极汇流区35、V相上管源极与下管漏极汇流区、W相与V相下管源极汇流区、W相上管源极与下管漏极汇流区、W相上管漏极汇流区;在W相上管漏极汇流区、U相和V相上管漏极汇流区分别布置有正极电流输入接口,在U相下管漏极汇流区、V相上管源极与下管漏极汇流区分别布置有负极电流输出接口;在U相上管源极与U相下管漏极汇流区、V相上管源极与下管漏极汇流区、W相上管源极与下管漏极汇流区分别布置有交流输出接口。
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