动态省电记忆体架构

摘要

本发明系关于一种记忆体，其包括多个介面埠。该记忆体亦包括至少两个子阵列，其各具有该记忆体之所有位元线之一例项及该记忆体之字线的一部分。该记忆体具有一共同解码器，其耦接至该等子阵列且经组态以控制该等字线中之每一者。该记忆体亦包括耦接至该等介面埠中之每一者之若干多工器。该等多工器经组态以基于在该等介面埠中之一或多者处所接收之一记忆体单元的一位址而引起对该等子阵列中之一者的选择。