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一种快速定位数字示波器触发点系统，其特征在于：包括通道调理电路，模数转换器ADC、电压比较电路、FPGA； FPGA包括降速处理模块、触发信号生成模块、触发定位模块、RAM地址生成模块、RAM存储器； 信号通过通道调理电路后分为两路，一路进入模数转换器ADC，模数转换器ADC以高于信号频率至少五倍以上的采样率进行采样；模数转换器输出的采样数据，输入至FPGA中的降速处理模块进行降速处理；降速处理模块把整个数据速度降到原来的1/N，同时数据宽度扩展到原来的N倍，ADC降速扩展数据存入RAM存储器中；降速系数N为FPGA动态设计的RAM存储器的位宽和ADC的输出数据位宽的比值； 通道调理电路的另外一路进入电压比较电路的一端，电压比较电路另外一个输入端输入的是预设的介于通道调理电路调理过的信号最小值和最大值之间的触发电平直流电压信号，通道调理信号与触发电平比较，当触发信号穿越触发电平后，电压比较器立即产生一个快沿触发脉冲，即比较方波，送入FPGA的触发信号生成模块； 上面所述的触发信号生成模块包括预触发计数器和触发响应单元，一次采集开始时，RAM开始存储采集数据，同时预触发计数器开始计数，此计数器计数完成前触发响应单元不响应输入的快沿触发脉冲，即此时的触发电平Trig’s一直为低电平；预触发计数器计数完成后触发响应单元检测到的第一个快沿触发脉冲后触发信号Trig’s就变为高电平，一直持续到采集结束；此触发信号Trig’s连同模数转换器ADC采样数据一并送入FPGA的降速处理模块； 降速处理模块对触发信号进行采样，触发信号是1位信号，降速处理模块每次输出N位采样数据，触发信号上升沿之前一直是低电平，跳变为高之前的每组采样数据N位全为0；同理触发信号上升沿之后一直是高电平，跳变为高电平之后的每组采样数据N位全为1；只有在上升沿的那个采样区间，采样数据才不全为0；由于采样时 钟和触发信号不同步，所以在触发跳变的这组采样点触发位置对应的数据位置不固定；采样数据高M位为0，低（N‑M）位为1，M最小为0，最大为N‑1。 经降速处理模块处理的N位信号触发采样数据Trig’Data输入至触发定位模块，触发定位模块在检测到N位数据变为非0时立刻锁存RAM地址生成模块产生的数据存储器RAM写数据地址，并且记录这个非0数据；触发采样数据和模数转换器ADC降速扩展数据基于同一个时钟，具有相同的相位关系；触发采样的N位数据和模数转换器ADC降速扩展的N组采样点是在时间点上是一一对应的，所以通过这个数据就可以确定M所处的位置就能找到触发时刻的采样数据点，即触发信号锁存的那个地址对应空间的第M+1个数据点即为触发点。 |
