| 摘要 |
本发明提出一种具低待机电流之单埠静态随机存取记忆体，其主要包括一记忆体阵列，该记忆体阵列系由复数个记忆体区块所组成，每一记忆体区块更由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞与每一行记忆体晶胞各包括有复数个记忆体晶胞(1)；以及复数个控制电路(2)，每一记忆体区块设置一个控制电路(2)，该控制电路(2)系用以接收一待机模式控制信号(S)及一反相待机模式控制信号( )，且于该待机模式控制信号(S)为代表主动模式(active mode)之逻辑低位准时，藉由提高一第一低电压节点(VL1)之电压位准以达到写入1之动作，而于该待机模式控制信号(S)为代表待机模式(standby mode)之逻辑高位准时，则藉由导通一第六NMOS电晶体(M23)，以使该第一低电压节点(VL1)之电压位准相等于一第二低电压节点(VL2)之电压位准，以达到降低待机电流之效果。因此，本发明所提出之具低待机电流之单埠静态随机存取记忆体，不但可有效避免知具单一位元线之单埠SRAM所存在写入逻辑1相当困难之问题，并且也能兼具待机模式时降低漏电流之功效。 |
