半导体装置及其制法

摘要

一种含有互补型金属氧化物半导体（以下简称为CMOS）元件之半导体装置，上述CMOS元件包含：矽基板；形成于该矽基板且含有负形源极／汲极领域、闸极氧化膜、及闸极之负通道MOS元件；形成于上述矽基板且含有正形源极／汲极领域、闸极氧化膜、及闸极之正通道MOS元件。上述负通道MOS元件之闸极和正通道MOS元件之闸极之间系经由闸极配线层以电气方式连接。上述闸极和上述闸极配线层之中至少一导电层系含有金属矽化物层。如此，则上述闸极和上述闸极配线层之任意领域内不存在有由Ⅲ族掺剂和V族掺杂剂中之至少一种所构成且具有较3×1020atoms cm-3浓度为高之杂质。

主权项

1.一种含有互补型金属氧化物半导体(以下简称CMOS)元件之半导体装置,其特征为:上述CMOS元件系包含:矽基板;形成于上述矽基板,且包含负(n)形源极/汲极领域、闸极氧化膜、及闸极之负通道(n channel)MOS元件;形成于上述矽基板,且包含正(p)形源极/汲极领域、闸极氧化膜、及闸极之正通道(p channel)MOS元件;将上述负通道MOS元件之闸极及上述正通道MOS元件之闸极以电气方式连接的闸极配线层;上述闸极及上述闸极配线层中至少一种导电层系至少含有金属矽化物层,且上述闸极及上述闸极配线层之任意领域内,由Ⅲ族掺杂剂及Ⅴ族掺杂剂之中至少一种所形成的杂质之浓度不高于310C^20CatomscmC^-3C。2.如申请专利范围第1项之半导体装置,其中上述闸极及闸极配线层系由金属矽化物层所构成者。3.如申请专利范围第1项之半导体装置,其中上述闸极及闸极配线层系由聚矽层及金属矽化物层之积层聚化物构造所构成者。4.如申请专利范围第1项之半导体装置,其中上述Ⅴ族掺杂剂系由砷(As)、磷(P)、及锑(Sb)中所选择之至少一种,Ⅲ族掺杂剂系由硼(B)及卤化硼中所选择之至少一种。5.如申请专利范围第4项之半导体装置,其中上述卤化硼为二氟化硼(BFC_2C)。6.如申请专利范围第1项之半导体装置,其中上述金属矽化物层中,由Ⅲ族掺杂剂及Ⅴ族掺杂剂之至少一种所形成之杂质之浓度为110C^18Catoms cmC^-3C以下。7.如申请专利范围第6项之半导体装置,其中上述Ⅲ族掺杂剂及Ⅴ族掺杂剂之至少一种所形成之杂质之浓度为110C^16Catoms cmC^-3C以下。8.如申请专利范围第1项之半导体装置,其中上述Ⅲ族掺杂剂之浓度为1.910C^20Catoms cmC^-3C以下,及上述Ⅴ族掺杂剂之浓度为2.910C^20Catoms cmC^-3C以下。9.如申请专利范围第1项之半导体装置,其中上述正通道(p channel)MOS元件之闸极内所含之Ⅲ族掺杂剂为二氟化硼,且该硼之浓度为3.310C^19Catoms cmC^-3C以下。10.如申请专利范围第1项之半导体装置,其中形成上述金属矽化物层之金属为由钼、钨、铬、镍、钛、钒、铜、金、白金、铅、钯、锰、铁、钴、及铝等之中所选择之至少一种。11.如申请专利范围第1项之半导体装置,其中上述闸极内不含有源极/汲极领域内所导入之掺杂剂。12.一种半导体装置之制法,其特征为含有:(A)于矽基板上形成元件分离领域,随后,形成负通道MOS元件及正通道MOS元件用之闸极氧化膜的工程;(B)至少含有金属矽化物层,且以电气方式连接闸极及上述闸极之闸极配线层之形成工程;(C)形成一阻剂光罩(resist mask)用以将第2MOS元件之活性领域及元件分离领域覆盖而仅于第1MOS元件之活性领域留有开口,经由此开口将上述第1 MOS元件之极性所对应之杂质掺入以形成源极/汲极领域之工程;及(D)将上述阻剂光罩除去后,形成一阻剂光罩用以将上述第1 MOS元件之活性领域及元件分离领域覆盖而仅于上述第2 MOS元件之活性领域留有开口,经由此开口将上述第2 MOS元件之极性所对应之杂质掺入以形成源极/汲极领域之工程。13.如申请专利范围第12项之半导体装置之制法,其中于工程(C)及(D)中形成之阻剂光罩为开口部具有用以解消光罩位置误差之余隙(clearance)。14.如申请专利范围第12项之半导体装置之制法,其中于工程(B)中,上述金属矽化物层在化学计量上较金属含有过剩之矽。15.如申请专利范围第12项之半导体装置,其中于上述负通道MOS元件之闸极/汲极领域之形成工程中,此负通道MOS元件之闸极之任意领域内不掺入有浓度较510C^20Catoms cmC^-3C为高之Ⅴ族掺杂剂及浓度较110C^19Catoms cmC^-3C为高之Ⅲ族掺杂剂;于上述正通道MOS元件之闸极/汲极领域之形成工程中,此正通道MOS元件之闸极之任意领域内不掺入有浓度较210C^20Catoms cmC^-3C为高之Ⅲ族掺杂剂。16.一种半导体装置之制法,其特征为含有:(A)于矽基板上形成元件分离领域,随后,形成负通道MOS元件及正通道MOS元件用之闸极氧化膜之工程;(B)至少含有金属矽化物层,且用以将闸极及上述闸极以电气方式互相连接之闸极配线层之形成工程;(C)作为上述闸极及上述闸极配线层中之至少一种之表面层,且较源极/汲极领域形成时所导入之杂质离子之射程为厚之绝缘膜之形成工程;(D)将正形或负形杂质分别掺入正通道MOS领域或负通道MOS领域内以形成源极/汲极领域之工程。17.一种半导体装置之制法,其特征为包含:(A)于矽基板上形成元件分离领域,随后,形成负通道MOS元件及正通道MOS元件用之闸极氧化膜的工程;(B)至少含有金属矽化物层,且用以将闸极及上述闸极以电气方式互相连接之闸极配线层之形成工程;(C)形成一在第1 MOS元件领域内具有开口之阻剂光罩,经由此开口将上述第1MOS元件之极性所对应之杂质掺入以形成源极/汲极领域的工程;及(D)将上述阻剂光罩除去后,形成一在第2 MOS元件领域内具有开口之阻剂光罩,经由此开口将上述第2 MOS元件之极性所对应之杂质掺入以形成源极/汲极领域之工程。上述工程(D)所形成之阻剂光罩系被形成为在上述负通道MOS元件及正通道MOS元件间之境界领域内,相对于工程(C)所形成之阻剂光罩至少重叠1m状态者。18如申请专利范围第17项之半导体装置之制法,其中上述工程(D)所形成之阻剂光罩系被形成为相对于上述工程(C)所形成之阻剂光罩约重叠4m状态者。图1:闸极之膜厚因异常氧化呈现减少状态之表示说明图。图2:图2A表示聚化物闸极,图2B表示单层聚矽层所形成之闸极之表示说明图。图3:于注入有各种掺杂剂之各闸极,高温氧化处理后之氧化膜之膜厚之表示图。横轴为掺杂剂种类,纵轴为氧化膜厚度。图4:图2A、图2B之闸极之制造之流程图。图5:本发明第1实施例之CMOSFET之重要部分之概略断面图。图6:图5之CMOSFET之概略平面图。图7:图5之CMOSFET之制程之一工程,即形成闸极氧化膜及元件分离领域之状态表示之概略断面图。图8:图5之CMOSFET之制程之一工程,即形成闸极之状态表示之概略断面图。图9:图5之CMOSFET之制程之一工程,即形成阻剂光罩及Ⅲ族之注入之状态表示之概略断面图。图10:图9中所示之工程所形成之阻剂光罩领域之概略平面图。图11:图5之CMOSFET之制程之一工程,即形成光罩及Ⅴ族掺杂剂注入之状态表示之概略断面图。图12:图11所示之工程所形成之光罩领域之概略平面图。图13:图5之CMOSFET之制程之一工程,即层间绝缘膜及聚矽配线层之形成状态之概略断面图。图14:图5之CMOSFET之制程之一工程,即氧化膜之形成状态之概略断面图。图15:本发明之第2实施例之CMOSFET之制程之一工程,即闸极之形成状态之概略断面图。图16:图15所示工程之后所进行之工程,即闸极表面之氧化膜之形成及掺杂剂之注入之状态之概略断面图。图17:本发明之第2实施例之CMOSFET,于闸极形成后之高温氧化处理时之热氧化膜状态之概略断面图。图18:本发明之第3实施例之CMOSFET之重要部分之概略平面图。图19:图19A-D为图18所示之CMOSFET之制程之概略断面图。图20:图20A-D为本发明第4实施例之CMOSFET之制程之概略断面图。图21:图21A-D为本发明第5实施例之CMOSFET之制程之概略断面图。图22:图22A-D为本发明第6实施例之CMOSFET之制程之概略断面图。图23:对于搭载有适用本发明第一实施例所形成之CMOSFET之百万静