减少静态记忆体待机功率消耗的积体电路

摘要

本发明关于一种用于减少静态记忆体待机功率消耗的积体电路，适用于液晶面板之驱动电路。此积体电路布局主要是在其静态记忆体的供电金属层与电源焊垫之间额外配置一可承受大电流的电晶体。当进入待机模式时，透过上述可承受大电流的电晶体切断静态记忆体的供电金属层与电源焊垫之间的电性连接，以避免待机时的漏电流产生，进而降低功率消耗。