| 主权项 |
1.一种半导体积体电路,其特征为,具有接受从外部的输入信号之输入电路,和连接在前述输入电路的内部电路,和连接在前述内部电路,向外部输出输出信号之输出电路,和连接在前述各电路的电源线,和连接在前述电源线之电源端子,和连接在前述输入电路的第1接地线,和与前述第1接地线分开形成,而连接在前述内部电路及输出电路之第2接地线,和连接在前述第1接地线的第1接地端子,和连接在前述第2接地线之第2接地端子。2.一种半导体积体电路,其特征为,具备在同一基板上分开成多数系统的接地线,和接受从外部之输入信号的第1电路,和接受前述第1电路之输出的第2电路,将前述分开成多数系统的接地线中之1个的第1接地线只做为前述第1电路及第2电路之接地线使用,而把前述第1接地线以外的接地线做为前述第1电路,第2电路以外之电路的接地线使用。3.如申请专利范围第2项所述之半导体积体电路,其中,更具有向外部将输出信号输出的输出电路,把前述分开成多数系统的接地线中之1个接地线做为前述输出电路专用而使用。4.一种半导体积体电路,其特征为,具有接受从外部的输入信号之输入电路,和连接在前述输入电路的次段电路,和连接在前述次段电路之内部电路,和连接在前述内部电路,将输出信号向外部输出的输出电路,和连接在前述各电路之电源线,和连接在前述电源线的电源端子,和连接在前述输入电路及次段电路之第1接地线,和与前述第1接地线分开形成,连接在前述内部电路的第2接地线,和与前述第1接地线分开形成,而连接在前述输出电路之第3接地线,和连接在前述第1接地线的第1接地端子,和连接在前述第2接地线之第2接地端子。5.如申请专利范围第4项所述之半导体积体电路,其中,前述电源线系共同地连接在前述各电路,而前述第2接地线及第3接地线系共同地形成之半导体积体电路。6.如申请专利范围第4项所述之半导体积体电路,其中,前述电源线,具有在前述输入电路及内部电路共同地连接的第1电源线,和与前述第1电源线分开形成,而连接在前述输出电路之第2电源线,前述电源端子,具有连接在前述第1电源线的第1电源端子,和连接在前述第2电源线之第2电源端子,前述第2接地线及第3接地线系分开形成,而更具有连接在前述第3接地线的第3接地端子,之半导体积体电路。7.如申请专利范围第6项所述之半导体积体电路,其中,前述各电源端子,系分别连接在集体电路晶片外部分开的多数系统之电源端子。8.如申请专利范围第4项所述之半导体积体电路,其中,前述各接地端子,系分别连接在集体电路晶片外部分开的多数系统之接地端子。9.如申请专利范围第7项所述之半导体积体电路,其中,前述各接地端子,系分别连接在集体电路晶片外部分弗的多数系统之接地端子。10.如申请专利范围第4项所述之半导体积体电路,其中,前述输入电路及次段电路,分别具有形成在n型半导体基板内的p#上之NMOS电晶体,在前述p#内形成的n型杂质扩散层而成之前述NMOS电晶体用源极领域将连接前述第1接地线,在前述p#内形成的p型杂质扩散层而成之p#电极领域将连接前述第2接地线,而在前述第2接地线和前述第1接地线之间存在有形成在前述p#和前述NMOS电晶体用的源电极领域之间的PN接合二极体之半导体积体电路。11.如申请专利范围第10项所述之半导体积体电路,其中,在前述第2接地线和前述第1接地线之间,更且,和前述PN接合二极体反向地附加有另外的二极体。12.一种半导体积体电路,其特征为,具有在同一基板上分开成多数系统的接地线,和分别接受从外部之不同输入信号的多数个第1电路,和分别对应地接受前述前述多数个第1电路的输出之多数个第2电路,把前述分开成多数系统的接地线中之1个的第1接地线只做为前述多数个第1电路之接地线及前述多数个第2电路中的一部份次段电路之接地线使用,而将前述第1接地线以外的接地线做为前述第1电路,第2电路以外之接地线及前述多数个第2电路之中剩余的次段电路之接地线使用。13.一种半导体积体电路,其特征为,具备分别从外部接受不同的输入信号之多数个输入电路,和分别对应地连接在前述多数个输入电路的多数个次段电路,和连接在前述次段电路之内部电路,和连接在前述内部电路,分别把输出信号输出至外部的多数个输出电路,和连接在前述各电路之电源线,和连接在前述电源线的电源端子,和将连接在前述多数个输入电路同时连接在前述多数个次段电路中的一部份次段电路之第1接地线,和与前述第1接地线分开形成,将连接在前述内部电路同时连接在前述多数个次段电路中的剩余之次段电路的第2接地线,和与前述第1接地线分开形成,连接在前述输出电路之第3接地线,和连接在前述第1接地线的第1接地端子,和连接在前述第2接地线之第2接地端子。14.如申请专利范围第13项所述之半导体积体电路,其中,前述多数个次段电路中连接有前述第1接地线的次段电路为CMOS反换器电路,前述多数个输入电路中前述CMOS反换器电路的前段之输入电路为CMOS史米特电路,而前述CMOS史米特电路接受的输入信号,系在前述输出电路输出信号之期间将成为高阻抗状态。15.如申请专利范围第13项所述之半导体积体电路,其中,前述多数个次段电路中连接有前述第1接地线的次段电路之前段的输入电路,系在DRAM之输入写入控制信号的输入缓冲器者。16.如申请专利范围第13项所述之半导体积体电路,其中,前述多数个次段电路中连接有前述第2接地线的次段电路为CMOS反换器电路,前述多数个输入电路中前述CMOS反换器电路的前后之输入电路为CMOS史米特电路,而前述CMOS史米特电路接受的输入信号,系在前述输出电路输出信号之期间将成为低电平者。17.如申请专利范围第13项所述之半导体积体电路,其中,在前述多数个次段电路中连接有前述第2接地线的次段电路之前段的输入电路,系在DRAM之输入/RAS信号的输入缓冲器者。18.如申请专利范围第16项所述之半导体积体电路,其中,在前述多数个次段电路中连接有前述第2接地线的次段电路之前段的输入电路,系在DRAM之输入/RAS信号的输入缓冲器者。19.如申请专利范围第16项所述之半导体积体电路,其中,于前述复数个之下段电路中,连接前述第2之接地线的下段电路之前输入电路,系输入DRAM之/RAS信号的输入缓冲器者。图式简单说明:第一图系概略显示有关本发明的半导体积体电路之第1实施例的多数元构成之DRAM的全平构成之方块图。第二图系将第一图中的1个输入缓冲器电路及其外围电路取出和关连的积体电路晶片外部之构成一齐显示的电路图。第三图系详细显示在第一图的DRAM之起页模式的/CAS信号,输出资料Dout电源线,第1接地线,第2接地线,内部电路的输出节点之电位变化的一例之波形图。第四图系把在有关本发明的半导体积体电路之第2实施例的多数元构成之DRAM的/WE输入用之输入缓冲器电路及其外围电路取出和关连的积体电路晶片外部之构成一齐显示的电路图。第五图系详细显示在具有第四图所示电路的DRAM之起页模式的/CAS信号,输出资料Dout电源线,第1接地线,第2接地线,内部电路的输出节点之电位变化的一例之波形图。第六图系取出在有关本发明的半导体积体电路之第3实施例的多数元构成之DRAM的多数个输入缓冲器电路及其外围电路和关连之积体电路晶片外部的构成一齐显示之方块图。第七图系取出在有关本发明的半导体积体电路之第4实施例的多数元构成之DRAM的多数个输入缓冲器电路及其外围电路和关连之积体电路晶片外部的构成一齐显示之方块图。第八图系显示在本发明的半导体积体电路之晶片上分开成多数系统的接地端子(或电源端子)和集积电路晶片外部之端子的连接状态之二例的图。第九图系显示有关在本发明的半导体积体电路之第5实施例的多数元构成之DRAM的输入电路用之CMOS反换器的断面构造和分开成多数系统之接地线的连接关系之一例的图。第十图系显示在习知的多数元构成之DRAM的以第1页模式之读出动作及以起页模式的读出动作之定时波形图。 |
