制造半导体装置的方法

摘要

提供一种制造半导体装置的改善方法，可以在一晶片上同时形成DRAM胞阵列和逻辑电路。本发明先于已定义出DRAM胞阵列和逻辑电路区的半导体基底上，形成闸极电极，并沈积闸极氧化层于其间。在闸极电极的两外侧之半导体基底内形成低浓度接合区。在包含闸极电极的半导体基底上形成第一绝缘层。藉由蚀刻第一绝缘层，形成第一接触窗口，以暴露出部份该低浓度接合区。形成电容器经由接触窗口电性连接到低浓度接合区。使用将用于电容器之形成的光阻层图案做为罩幕，于闸极电极的两侧壁形成闸极间隙壁。藉由植入高浓度杂质离子，于半导体基底内形成高浓度接合区。在包含闸极间隙壁的半导体基底上形成内层绝缘层。藉由蚀刻内层绝缘层同时形成位元线电极和源极/汲极电极，其均连接到高浓度接合区。利用此方法，以相同的罩幕，随后形成闸极间隙壁和高浓度接合区。因此，可以简化制程。因为同时形成胞阵列区的位元线电极和逻辑电路区的源极／汲极电极，所以可以改善半导体装置的可信度，增加密度和降低成本。

主权项

1.一种半导体装置的制造方法,包括下列步骤:形成一场氧化层,以在一半导体基底上定义一主动区和一非主动区,其中该半导体基底已定义出一胞阵列和一逻辑电路区;于该半导体基底的该主动区和该场氧化层上,形成一闸极电极,并于其中间沈积一闸极氧化层;藉由植入杂质离子到该半导体基底,以于该闸极电极的两外侧之该半导体基底内,形成一低浓度接合区;于包含该闸极电极的该半导体基底上,形成一第一绝缘层;藉由蚀刻该半导体基底的该第一绝缘层,形成一第一接触窗口,以暴露出形成于该主动区的该闸极电极和该场氧化层之间的部份该低浓度接合区;于包含该第一接触窗口的该第一绝缘层上,形成一储存电极层;藉由蚀刻该第一接触窗口两外侧的该储存电极层,以形成一下电极;于该下电极上形成一介电膜;于包含该介电膜的该第一绝缘层上,形成一平板电极层和一第二绝缘层;于该第二绝缘层上形成一光阻层图案,该光阻层图案定义一上电极形成的区域;以该光阻层图案当一罩幕,藉由蚀刻该第二绝缘层和该平板电极层,形成一上电极,移除该逻辑电路区全部的该平板电极层和该第二绝缘层;藉由蚀刻该胞阵列区和该逻辑电路区的该主动区之该闸极电极的两外侧上之该第一绝缘层,以形成一闸极间隙壁;移除该光阻层图案;以该第二绝缘层当一罩幕,藉由植入杂质离子至该半导体基底,在该闸极间隙壁的两外侧之该半导体基底内,形成一高浓度接合区;于包含该闸极间隙壁的该半导体基底上形成一内层绝缘层;藉由蚀刻该内层绝缘层,形成一第二接触窗口,以暴露出部份该高浓度接合区;以及以一导电层填满并溢出该第二接触窗口,以形成该逻辑电路区的一源极/汲极电极,和形成该胞阵列区之一位元线电极。2.如申请专利范围第1项所述之方法,其中在该下电极下方的该低浓度接合区,降低该下电极和该半导体基底间之接触电阻。3.如申请专利范围第1项所述之方法,其中在该位元线电极下方的该高浓度接合区,降低该位元线电极和该半导体基底之间的接触电阻。4.如申请专利范围第1项所述之方法,其中在该逻辑电路区的该闸极电极两外侧之该低浓度接合区和该高浓度接合区,有一LDD结构。5.如申请专利范围第1项所述之方法,其中该低浓度接合区的离子浓度约从11018到11019原子/cm3。6.如申请专利范围第1项所述之方法,其中该高浓度接合区的离子浓度约从11020到11021原子/cm3。7.一种半导体装置的制造方法,包括下列步骤:形成一场氧化层,以在一半导体基底上定义一主动区和一非主动区,其中该半导体基底已定义出一胞阵列和一逻辑电路区;于该半导体基底的该主动区和该场氧化层上,形成一闸极电极,并于其中间沈积一闸极氧化层;藉由植入杂质离子到该半导体基底,以于该闸极电极的两外侧之该半导体基底内,形成一低浓度接合区;于包含该闸极电极的该半导体基底上,形成一第一绝缘层;藉由蚀刻该半导体基底的该第一绝缘层,形成一第一接触窗口,以暴露出形成于该主动区的该闸极电极和该场氧化层之间的部份该低浓度接合区;于包含该第一接触窗口的该第一绝缘层上,形成一储存电极层;藉由蚀刻该储存电极层,以形成一下电极;于该下电极上形成一介电膜;于包含该介电膜的该第一绝缘层上,形成一平板电极层;于该平板电极层上形成一第一光阻层图案,以暴露出在该记忆胞阵列区的该闸极电极两外侧一位元线形成的区域;以该第一光阻层图案当一罩幕,藉由蚀刻该平板电极层,形成一上电极;以该第一光阻层图案当一罩幕,蚀刻该第一绝缘层,以在该胞阵列区的该闸极电极的两侧壁,形成一闸极间隙壁;以该第一光阻层图案当一罩幕,藉由植入第一高浓度杂质离子至该半导体基底,在该胞阵列区的该闸极间隙壁的两外侧之该半导体基底内,形成一第一高浓度接合区;移除该第一光阻层图案;形成一第二光阻图案,以暴露出该逻辑电路区;以该第二光阻层图案当一罩幕,移除该逻辑电路区的该平板电极层;利用该第二光阻层图案,藉由蚀刻该第一绝缘层,以形成该逻辑电路区的一闸极间隙壁;以该第二光阻层图案当一罩幕,藉由植入第二高浓度杂质离子至该逻辑电路区的该半导体基底,在该闸极间隙壁的两外侧之该半导体基底内,形成一第二高浓度接合区;移除该第二光阻层图案;于包含该逻辑电路区之该闸极间隙壁的该半导体基底上,形成一内层绝缘层;以及藉由蚀刻该内层绝缘层,以形成一位元线电极和一源极/汲极区电极,分别连接到该胞阵列区的该第一高浓度接合区和该逻辑电路区的该第二高浓度接合区。8.如申请专利范围第7项所述之方法,其中在该下电极下方的该低浓度接合区,降低该下电极和该半导体基底间之接触电阻。9.如申请专利范围第7项所述之方法,其中在该位元线电极下方的该高浓度接合区,降低该位元线电极和该半导体基底之间的接触电阻。10.如申请专利范围第7项所述之方法,其中在该逻辑电路区的该闸极电极两外侧之该低浓度接合区和该高浓度接合区,有一LDD结构。11.如申请专利范围第7项所述之方法,其中该低浓度接合区的离子浓度约从11018到11019原子/cm3。12.如申请专利范围第7项所述之方法,其中该第一高浓度接合区的离子浓度约从11019到11021原子/cm3。13.如申请专利范围第7项所述之方法,其中该第二高浓度接合区的离子浓度约从11020到11021原子/cm3。图式简单说明:第一图A至第一图E系绘示一种习知DRAM装置的制造方法之流程图;第二图A至第二图D系绘示一种习知CMOS装置的制造方法之流程图;第三图A至第三图D系绘示根据本发明第一较佳实施例之一种新的半导体装置之制造方法的流程图;以及第四图A到第四图D系绘示根据本发明第二较佳实施例之一种新的半导体装置之制造方法的流程图。