| 主权项 |
1.一种降低埋层结构电阻値之方法,其系应用于用以完成一记忆体阵列中位元线(bit line)或内连线(interconnect)之埋层(buried layer)结构上,其步骤包含:提供一矽基板;以一罩幕(mask)对该矽基板进行一掺杂制程,用以于该矽基板上未被该罩幕所覆盖之部份形成一非本徵(Extrinsic)矽区域;对该矽基板之表面进行一自行对准金属矽化物(Self-Aligned Silicide,简称Salicide)制程,进而于该非本徵(Extrinsic)矽区域上得致一低电阻値之埋层结构;以及以该低电阻値之埋层结构完成该记忆体阵列中位元线或内连线之制作。2.如申请专利范围第1项所述之降低埋层结构电阻値之方法,其中该掺杂制程系包含下列步骤:以一氮化矽(Si3N4)层来形成该罩幕;以及以该罩幕对该矽基板进行一施体(donor)植入而得致一n型矽区域。3.如申请专利范围第2项所述之降低埋层结构电阻値之方法,其中该施体(donor)系选自磷与砷中之一。4.如申请专利范围第1项所述之降低埋层结构电阻値之方法,其中该自行对准金属矽化物制程系包含下列步骤:以一溅镀方式将一金属钛(Ti)层与一氮化钛(TiN)层沉积于该矽基板之上;进行一第一快速加热制程(Rapid Thermal Processing, RTP),于摄氏650度之高温下通以氮气(N2),使部份沈积的金属钛(Ti)层与该非本徵(Extrinsic)矽区域之表面上的矽反应,进而形成C49相位(Phase)之矽化钛(TiSi2)层;进行一选择性蚀刻(selective etch)将未参予反应的钛层与该氮化钛层(TiN)去除;以及进行一第二快速加热制程,于摄氏825度之高温下通以氮气(N2),将上述C49相位之矽化钛层转换成电阻値更低之C54相位之矽化钛层,进而完成该自行对准金属矽化物层之制作。5.如申请专利范围第1项所述之降低埋层结构电阻値之方法,其中于该低电阻値之埋层结构形成更包含一步骤:于该埋层结构之上方形成一氧化层,藉此保护该埋层结构并避免后续制程可能对其之污染。6.如申请专利范围第5项所述之降低埋层结构电阻値之方法,其中该氧化层系以高密度电浆化学气相沉积法(High Density PlasmaChemical Vapor Deposition,简称HDPCVD)与电浆加强化学气相沉积法(Plasma Enhanced Vapor Deposition,简称PECVD)中之一方式沉积,而再以回蚀法(Etch Back)与化学机械研磨法(Chemical mechanical Polishing)中之一方式对其表面进行一平坦化制程所完成。7.一种低电阻値之埋层结构,其系应用于完成一记忆体阵列中位元线(bit line)或内连线(interconnect)之上,该结构包含:一矽基板;一非本徵(Extrinsic)矽区域,位于该矽基板上,其系以一掺杂制程而形成于该矽基板上;以及一自行对准金属矽化物(Self-Aligned Silicide,简称Salicide)层,位于该非本徵(Extrinsic)矽区域之表面上。8.如申请专利范围第7项所述之低电阻値之埋层结构,其中该掺杂制程系包含下列步骤:以一氮化矽(Si3N4)层来形成一罩幕;以及以该罩幕对该矽基板进行一施体(donor)植入而得致一n型矽区域。9.如申请专利范围第8项所述之低电阻値之埋层结构,其中该施体(donor)系选自磷与砷中之一。10.如申请专利范围第7项所述之低电阻値之埋层结构,其中该自行对准金属矽化物层系以下列步骤所完成:以一溅镀方式将一金属钛(Ti)层与一氮化钛(TiN)层沉积于该矽基板之上;进行一第一快速加热制程(Rapid Thermal Processing, RTP),于摄氏650度之高温下通以氮气(N2),使部份沈积的金属钛(Ti)层与该非本徵(Extrinsic)半导体区域之表面上的矽反应,进而形成C49相位(Phase)之矽化钛(TiSi2)层;进行一选择性蚀刻(selective etch)将未参予反应的钛层与该氮化钛层(TiN)去除;以及进行一第二快速加热制程,于摄氏825度之高温下通以氮气(N2),将上述C49相位之矽化钛层转换成电阻値更低之C54相位之矽化钛层,进而完成该自行对准金属矽化物层之制作。11.如申请专利范围第7项所述之低电阻値之埋层结构,其中于该低电阻値之埋层结构上方更具有一氧化层,藉此保护该埋层结构并避免后续制程可能对其之污染。12.如申请专利范围第11项所述之低电阻値之埋层结构,其中该氧化层系以高密度电浆化学气相沉积法(High DensityPlasma Chemical Vapor Deposition,简称HDPCVD)与电浆加强化学气相沉积法(Plasma Enhanced Vapor Deposition,简称PECVD)中之一方式沉积,而再以回蚀法(Etch Back)与化学机械研磨法(Chemical mechanical Polishing)中之一方式对其表面进行一平坦化制程所完成。图式简单说明:第一图:其系为传统记忆体阵列之电路示意图。第二图:其系传统记忆体阵列中以埋层结构来完成位元线之布线示意图。第三图:其系为改善第二图所示埋层结构电阻过高所发展出之结构示意图。第四图(a)(b)(c)(d):其系表示本案较佳实施例方法应用于制造一罩幕式唯读记忆体(Mask ROM)之示意图。 |
