| 主权项 |
1.一种快闪记忆体之制造方法,包括下列步骤:提供一半导体基底,在该半导体基底上形成一穿隧氧化层;在该穿隧氧化层上依序形成一第一导电层和一氮化矽层,然后进行微影与蚀刻步骤,定义该第一导电层与该氮化矽层的图案,暴露出该穿隧氧化层,使得该第一导电层作为一浮置闸;形成一间隙壁,在该浮置闸与该氮化矽层之侧壁;以该间隙壁为罩幕,去除露出的该穿隧氧化层,暴露出该半导体基底;形成一选择多晶矽层,在该氮化矽层与该间隙壁之间;进行植入步骤,以该氮化矽层与该间隙壁为罩幕,穿过在该选择多晶矽层而在该半导体基底中形成一掺杂区,用以作一埋藏的位元线;形成一绝缘层,覆盖在该半导体基底上,并去除在该氮化矽层上的该绝缘层,余留在该选择多晶矽层与该间隙壁上的该绝缘层;去除该氮化矽层,露出该浮置闸;形成一介电层,在该浮置闸与该绝缘层上;以及形成一第二导电层,在该介电层上,并定义该第二导电层的图案,使得该第二导电层用以作一控制闸。2.如申请专利范围第1项所述之方法,其中该穿隧氧化层的厚度在约50-100之间。3.如申请专利范围第1项所述之方法,其中该第一导电层的形成方法为化学气相沈积法(CVD),并进行掺杂步骤,形成一掺杂的多晶矽层。4.如申请专利范围第1项所述之方法,其中该第一导电层的厚度在约500-2000之间。5.如申请专利范围第1项所述之方法,其中该氮化矽层的厚度在约200-2000之间。6.如申请专利范围第1项所述之方法,其中该间隙壁的形成方法为先沈积一氧化层,其厚度在约100-1000之间,然后再进行非等向性回蚀刻步骤,于是在该浮置闸与该氮化矽层的侧壁形成该间隙壁。7.如申请专利范围第1项所述之方法,其中该选择多晶矽层的形成方法包括:形成一掺杂的多晶矽层,在该掺杂区、该氮化矽层与该间隙壁上;以及进行一回蚀刻步骤,余留在该掺杂区上的该掺杂的多晶矽层,形成该选择多晶矽层。8.如申请专利范围第1项所述之方法,其中该选择多晶矽层的形成方法包括:在形成该穿隧氧化层之前,在该半导体基底上形成一种子层;以及进行该种子层的一成核反应,使得在该掺杂区上长成该选择多晶矽层,该成核反应的温度在约1000℃左右。9.如申请专利范围第8项所述之方法,其中该半导体基底系为一磊晶层(epitaxial layer)。10.如申请专利范围第8项所述之方法其中该种子层的材料包括非晶矽(amorphous silicon)。11.如申请专利范围第1项所述之方法,其中该掺杂区系为掺杂N+离子的浅接面。12.如申请专利范围第1项所述之方法,其中该绝缘层的形成方法为化学气相沈积法(CVD),沈积二氧化矽层。13.如申请专利范围第1项所述之方法,其中去除在该氮化矽层上之该绝缘层的方法包括非等向性电浆蚀刻法(Plasma etch)。14.如申请专利范围第1项所述之方法,其中去除在该氮化矽层上之该绝缘层的方法包括化学机械研磨法(CMP)。15.如申请专利范围第1项所述之方法,其中去除该氮化矽层的方法包括回蚀刻法。16.如申请专利范围第1项所述之方法,其中去除该氮化矽层的方法包括化学机械研磨法(CMP)。17.如申请专利范围第1项所述之方法,其中该介电层系为氧化物/氮化物/氧化物层(ONO)。18.如申请专利范围第1项所述之方法,其中该第二导电层的形成方法为化学气相沈积法(CVD),并进行掺杂步骤,形成一掺杂的多晶矽层。19.一种半导体元件之制造方法,该半导体元件具有一埋藏的位元线,包括下列步骤:提供一半导体基底,在该半导体基底上形成一闸极氧化层;在该闸极氧化层上依序形成一导电层和一氮化矽层,并进行微影与蚀刻步骤,定义该导电层与该氮化矽层的图案,暴露出该闸极氧化层;形成一间隙壁,在该导电层与该氮化矽层之侧壁;以该间隙壁为罩幕,去除露出的该闸极氧化层,暴露出该半导体基底;形成一选择多晶矽层,在该氮化矽层与该间隙壁之间;进行植入步骤,以该氮化矽层与该间隙壁为罩幕,穿过在该选择多晶矽层而在该半导体基底中形成一掺杂区,用以作一埋藏的位元线;以及形成一绝缘层,覆盖在该半导体基底上,并去除在该氮化矽层上的该绝缘层,余留在该选择多晶矽层与该间隙壁上的该绝缘层。20.如申请专利范围第19项所述之方法,其中更包括下列步骤:去除该氮化矽层,露出该导电层;形成一介电层,在该导电层与该绝缘层上;以及形成一第二导电层,在该介电层上,并定义该第二导电层的图案,其中,该第一导电层用以作一浮置闸结构,而该第二导电层用以作一控制闸结构。21.如申请专利范围第20项所述之方法,其中该介电层系为氧化物/氮化物/氧化物层(ONO)。22.如申请专利范围第20项所述之方法,其中该第二导电层的形成方法为化学气相沈积法(CVD),并进行掺杂步骤,形成一掺杂的多晶矽层。23.如申请专利范围第19项所述之方法,其中该第一导电层的形成方法为化学气相沈积法(CVD),并进行掺杂步骤,形成一掺杂的多晶矽层。24.如申请专利范围第19项所述之方法,其中该间隙壁的形成方法为先沈积一氧化层,其厚度在约100-1000之间,然后再进行非等向性回蚀刻步骤,于是在该第一导电层与该氮化矽层的侧壁形成该间隙壁。25.如申请专利范围第19项所述之方法,其中该选择多晶矽层的形成方法包括:形成一掺杂的多晶矽层,在该掺杂区、该氮化矽层与该间隙壁上;以及进行一回蚀刻步骤,余留在该掺杂区上的该掺杂的多晶矽层,形成该选择多晶矽层。26.如申请专利范围第19项所述之方法,其中该选择多晶矽层的形成方法包括:在形成该穿隧氧化层之前,在该半导体基底上形成一种子层;以及进行该种子层的一成核反应,使得在该掺杂区上长成该选择多晶矽层,该成核反应的温度在约1000℃左右。27.如申请专利范围第26项所述之方法,其中该半导体基底系为一磊晶层(epitaxial layer)。28.如申请专利范围第26项所述之方法,其中该种子层的材料包括非晶矽(amorphoussilicon)。29.如申请专利范围第19项所述之方法,其中该掺杂区系为一掺杂N+离子的浅接面。30.如申请专利范围第19项所述之方法,其中该绝缘层的形成方法为化学气相沈积法(CVD),沈积二氧化矽层。31.如申请专利范围第19项所述之方法,其中去除在该氮化矽层上之该绝缘层的方法包括非等向性电浆蚀刻法(plasma etch)。32.如申请专利范围第19项所述之方法,其中去除在该氮化矽层上之该绝缘层的方法包括化学机械研磨法(CMP)。33.如申请专利范围第19项所述之方法,其中去除该氮化矽层的方法包括回蚀刻法。34.如申请专利范围第19项所述之方法,其中去除该氮化矽层的方法包括化学机械研磨法(CMP)。35.一种快闪记忆体结构,包括:一半导体基底;一穿隧氧化层,设于该半导体基底上;一浮置闸,设于该穿隧氧化层上;一间隙壁,设于该穿隧氧化层上,且在该浮置闸侧壁;一选择多晶矽层,设于该浮置闸之间;一掺杂区,设于该选择多晶矽层下之该半导体基底中,用以作一埋藏位元线;一绝缘层,覆盖在该选择多晶矽层上;一介电层,覆盖在该绝缘层与该浮置闸上;以及一控制闸,设于该介电层上。36.如申请专利范围第35项所述之结构,其中该穿隧氧化层的厚度在约50-100之间。37.如申请专利范围第35项所述之结构,其中该浮置闸的材料包括一掺杂的多晶矽。38.如申请专利范围第35项所述之结构,其中该浮置闸的厚度在约500-2000之间。39.如申请专利范围第35项所述之结构,其中该埋藏位元线系为一掺杂N+离子的浅接面。40.如申请专利范围第35项所述之结构,其中该绝缘层的材料包括一二氧化矽。41.如申请专利范围第35项所述之结构,其中该介电层系为氧化物/氮化物/氧化物层(ONO)。42.如申请专利范围第35项所述之结构,其中该控制闸的材料包括一掺杂的多晶矽。43.一种半导体元件,该半导体元件具有一埋藏的位元线结构,包括:一半导体基底;一闸极氧化层,设于该半导体基底上;一闸极,设于该闸极氧化层上;一间隙壁,设于该闸极氧化层上,且在该闸极侧壁;一选择多晶矽层,设于该闸极之间;一掺杂区,设于该选择多晶矽层下之该半导体基底中,用以作一埋藏位元线;以及一绝缘层,覆盖在该选择多晶矽层上。44.如申请专利范围第43项所述之结构,其中更包括:一介电层,覆盖在该绝缘层与该闸极上;以及一控制闸,设于该介电层上。45.如申请专利范围第44项所述之结构,其中该介电层系为氧化物/氮化物/氧化物层(ONO)。46.如申请专利范围第44项所述之结构,其中该控制闸的材料包括一掺杂的多晶矽。47.如申请专利范围第43项所述之结构,其中该闸极氧化层的厚度在约50-100之间。48.如申请专利范围第43项所述之结构,其中该闸极的材料包括一掺杂的多晶矽。49.如申请专利范围第43项所述之结构,其中该闸极的厚度在约500-2000之间。50.如申请专利范围第43项所述之结构,其中该埋藏位元线系为一掺杂N+离子的浅接面。51.如申请专利范围第43项所述之结构,其中该绝缘层的材料包括一二氧化矽。图示简单说明:第一图,其所绘示的为习知一种快闪记忆体结构的电路布局示意图;以及第二图A到第二图G,其所绘示的是根据本发明之一较佳实施例,一种快闪记忆体结构制造流程的剖面示意图。 |
