| 主权项 |
1.一种在积体电路装置制程中形成接触开口(contact opening)的方法,包括下列步骤: 在一半导体基底上提供半导体元件构造; 沈积一第一介电层于该些半导体元件构造上; 形成一定义图案的导电层于该第一介电层上; 沈积一第二介电层覆盖在该定义图案的导电层上; 沈积一迟缓层(retardation layer)覆盖在该第二介电层 上,其中该迟缓层具有第一蚀刻率; 沈积一第三介电层覆盖在该迟缓层上,其中该第三 介电层具有高于第一蚀刻率的第二蚀刻率; 形成一罩幕于该第三介电层上,其具有一个第一尺 寸的开口,位于将作电性接触的该些半导体元件构 造之一的上方;以及 蚀刻出一个接触开口以穿透该第一、第二、和第 三介电层,及该迟缓层未被该罩幕盖住的部分,至 欲接触的该些半导体元件构造为止,其中穿透该第 三介电层的该接触开口具有该第一尺寸,且其中该 迟缓层被以一角度蚀刻,因为该第一蚀刻率小于该 第二蚀刻率,而其中穿透有角度之该迟缓层下方之 该第二和第一介电层的该接触开口,则具有小于第 一尺寸的第二尺寸,藉此完成积体电路装置制程中 接触开口的制造。2.如申请专利范围第1项所述之 方法,其中将作电性接出的半导体元件构造之一系 CMOS积体电路装置的源极/汲极区。3.如申请专利范 围第1项所述之方法,其中将作电性接出的半导体 元件构造之一系记忆元件的电容器接点(node)。4. 如申请专利范围第1项所述之方法,其中该第一介 电层包括一种选自于由硼磷矽玻璃(BPSG)、磷矽玻 璃(PSG)、硼磷-四乙氧基矽甲烷(BP-TEOS)、及二氧化 矽所成之组群。5.如申请专利范围第1项所述之方 法,其中该第二介电层包括一种选自于由硼磷矽玻 璃(BPSG)、磷矽玻璃(PSG)、硼磷-四乙氧基矽甲烷(BP- TEOS)、及二氧化矽所成之组群。6.如申请专利范围 第1项所述之方法,其中该第二介电层的厚度系介 于4000和10000之间。7.如申请专利范围第1项所 述之方法,其中该迟缓层包括以电浆加强化学气相 沈积(PECVD)程序所沈积的氮化矽层。8.如申请专利 范围第1项所述之方法,其中该迟缓层包括以低压 化学气相沈积(LPCVD)程序所沈积的氮化矽层。9.如 申请专利范围第1项所述之方法,其中该迟缓层包 括以高密度电浆化学气相沈积(HDPCVD)程序所沈积 的氮化矽层。10.如申请专利范围第1项所述之方法 ,其中该迟缓层包括以电浆加强化学气相沈积(PECVD )程序所沈积的二氧化矽层。11.如申请专利范围第 1项所述之方法,其中该迟缓层包括以高密度电浆 化学气相沈积(HDPCVD)程序所沈积的二氧化矽层。12 .如申请专利范围第1项所述之方法,其中该迟缓层 的厚度系介于500和2000之间。13.如申请专利范 围第1项所述之方法,其中该第三介电层包括一种 选自于由硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、硼磷- 四乙氧基矽甲烷(BP-TEOS)、及二氧化矽所成之组群 。14.一种在积体电路装置制程中形成接触开口( contact opening)的方法,包括下列步骤: 在一半导体基底上提供半导体元件构造; 沈积一第一介电层于该些半导体元件构造上; 形成一定义图案的导电层于该第一介电层上; 沈积一第二介电层覆盖在该定义图案的导电层上; 依需要重复上述形成该定义图案之导电层及沈积 该第二介电层的步骤; 之后沈积一迟缓层覆盖在最上面的该第二介电层 上,其中该迟缓层具有第一蚀刻率; 沈积一第三介电层覆盖在该迟缓层上,其中该第三 介电层具有高于第一蚀刻率的第二蚀刻率; 形成一罩幕于该第三介电层上,其具有一个第一尺 寸的开口,位于将作电性接触的该些半导体元件构 造之一的上方;以及 蚀刻出一个接触开口以穿透该第一、第二、和第 三介电层,及该迟缓层未被该罩幕盖住的部分,至 欲接触的该些半导体元件构造为止,其中穿透该第 三介电层的该接触开口具有该第一尺寸,且其中该 迟缓层被以一角度蚀刻,因为该第一蚀刻率小于该 第二蚀刻率,而其中穿透有角度之该迟缓层下方之 该第二和第一介电层的该接触开口,则具有小于第 一尺寸的第二尺寸,藉此完成积体电路装置制程中 接触开口的制造。15.如申请专利范围第14项所述 之方法,其中将作电性接出的半导体元件构造之一 系CMOS积体电路装置的源极/汲极区。16.如申请专 利范围第14项所述之方法,其中将作电性接出的半 导体元件构造之一系记忆元件的电容器接点(node) 。17.如申请专利范围第16项所述之方法,更包括形 成一电容器于该接触开口内以接触该电容器接点 。18.如申请专利范围第14项所述之方法,其中该第 一介、第二、和第三介电层包括任一种选自于由 硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、硼磷-四乙氧基 矽甲烷(BP-TEOS)、及二氧化矽所成之组群。19.如申 请专利范围第14项所述之方法,其中每一个该第二 介电层的厚度系介于4000和10000之间。20.如申 请专利范围第14项所述之方法,其中该迟缓层包括 氮化矽层。21.如申请专利范围第14项所述之方法, 其中该迟缓层包括二氧化矽层。22.如申请专利范 围第14项所述之方法,其中该迟缓层的厚度系介于 5002000之间。23.一种积体电路装置,其包括: 半导体元件构造,位于一半导体基底上; 一第一介电层,覆盖在该些半导体元件构造上; 一第一定义图案的导电层,位于该第一介电层上; 一第二介电层,覆盖在该第一定义图案的导电层上 ; 一迟缓层,覆盖在该第二介电层上; 一第三介电层,覆盖在该迟缓层上;以及 一第二导电层,位于一穿透该第一、第二、和第三 介电层,及该迟缓层的接触开口内,其中该第二导 电层与该些半导体元件构造之一件电性接触,其中 穿透该第三介电层的该接触开口具有该第一尺寸, 且其中该迟缓层被以一角度蚀刻,因为该第一蚀刻 率小于该第二蚀刻率,而其中穿透有角度之该迟缓 层下方之该第二和第一介电层的该接触开口,则具 有小于第一尺寸的第二尺寸,完成该积体电路装置 的制造。24.如申请专利范围第23项所述之装置,其 中将作电性接出的半导体元件构造之一系CMOS积体 电路装置的源极/汲极区。25.如申请专利范围第23 项所述之装置,其中将作电性接出的半导体元件构 造之一系记忆元件的电容器接点(node)。26.如申请 专利范围第23项所述之装置,其中该第二导电层形 成一电容器的下电极(bottom plate)于该接触开口内, 以与该电容器接点作接触,并且更包括形成一电容 器介电层覆于该第二导电层上,以及形成一第三导 电层覆于该电容器介电层上而形成该电容器的上 电极(upper plate)。27.如申请专利范围第23项所述之 装置,其中该第一介、第二、和第三介电层包括任 一种选自于由硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、 硼磷-四乙氧基矽甲烷(BP-TEOS)、及二氧化矽所成之 组群。28.如申请专利范围第23项所述之装置,其中 每一个该第二介电层的厚度系介于4000和10000 之间。29.如申请专利范围第23项所述之装置,其中 该迟缓层包括氮化矽层。30.如申请专利范围第23 项所述之装置,其中该迟缓层包括二氧化矽层。31. 如申请专利范围第23项所述之装置,其中该迟缓层 的厚度系介于500和2000之间。图式简单说明: 第一图显示一习知锥形接触开口的剖面示意图; 第二图至第八图均为剖面示意图,显示依据本发明 一较佳实施例形成改良式接触开口的方法;以及 第九图为一剖面示意图,显示利用本发明制造程序 所完成之积体电路装置。 |
