| 主权项 |
1.一种具有设在积体电路中的多媒体处理器的积体式多媒体系统,该系统包含:一第一主处理器系统耦合至该多媒体处理器;一第二区域处理器设在多媒体处理器中以控制该多媒体处理器的运作;一资料传送切换器设于该多媒体处理器中并耦合至该第二处理器以传送资料到该多媒体处理器的各种不同的模组;一固定功能单元被设于多媒体处理器中,该固定功能单元被耦合至该第二处理器及该资料传送切换器且被配置以执行三度空间绘图运作;一资料资料流路被耦合至该资料传送切换器,且被配置以遵照通道分配安排排定在系统的各种不同的模组之间的同步的资料传送;一界面单元被耦合至具有多数个输入/输出(I/O)装置驱动单元的该资料流路;一多工器被耦合至该界面单元以提供在被选择的数量的该I/O装置驱动单元与外部I/O装置之间经由输出接脚的通路;及多数个外部I/O装置被耦合至该多媒体处理器。2.如申请专利范围第1项的系统,其中该外部I/O装置被该I/O装置驱动单元中的一对应者所控制。3.如申请专利范围第2项的系统,其中该外部I/O装置中之一是NTSC解码器。4.如申请专利范围第2项的系统,其中该外部I/O装置中之一是NTSC编码器。5.如申请专利范围第2项的系统,其中该外部I/O装置中之一为被配置以解调变无线通讯信号的解调器单元。6.如申请专利范围第5项的系统,其中该解调器单元遵照一传送通道界面安排与该多媒体处理器沟通。7.如申请专利范围第2项的系统,其中该多媒体处理器提供影像信号和三度空间绘图信号至一外部影像显示装置。8.如申请专利范围第2项的系统,其中该外部I/O装置是一ISDN界面。9.如申请专利范围第2项的系统,其中该外部I/O装置是声音编码器和解码器(CODEC)单元。10.一种积体式多媒体系统,具有设在积体电路中的多媒体处理器处理,该系统包含:一处理器设在该多媒体处理器中以控制该多媒体处理器的运作;一资料传送切换器设于该多媒体处理器中并耦合至该处理器以传送资料到该多媒体处理器的各种不同的模组;一固定功能单元被设于多媒体处理器中,该固定功能单元被耦合至该第二处理器及该资料传送切换器且被配置以执行三度空间绘图运作;一资料资料流路被耦合至该资料传送切换器,且被配置以遵照通道分配安排排定在系统的各种不同的模组之间的同步的资料传送;一界面单元被耦合至具有多数个输入/输出(I/O)装置驱动单元的该资料流路;一多工器被耦合至该界面单元以提供在被选择的数量的该I/O装置驱动单元与外部I/O装置之间经由输出接脚的通路;及多数个外部I/O装置被耦合至该多媒体处理器。11.如申请专利范围第10项的系统,其中该外部I/O装置被该I/O装置驱动单元中的一对应者所控制。12.如申请专利范围第11项的系统,其中该外部I/O装置中之一是NTSC解码器。13.如申请专利范围第11项的系统,其中该外部I/O装置中之一是NTSC编码器。14.如申请专利范围第11项的系统,其中该外部I/O装置中之一为被配置以解调变无线通讯信号的解调器单元。15.如申请专利范围第14项的系统,其中该解调器单元遵照一传送通道界面安排与该多媒体处理器沟通。16.如申请专利范围第11项的系统,其中该多媒体处理器提供影像信号和三度空间绘图信号至一外部影像显示装置。17.如申请专利范围第11项的系统,其中该外部I/O装置是一ISDN界面。18.如申请专利范围第11项的系统,其中该外部I/O装置是声音编码器和解码器(CODEC)单元。图式简单说明:第一图(a)为依据本发明实施例之多媒体处理系统的方块图。第一图(b)为第一图(a)所示之多媒体处理系统的输入/输出单元。第一图(c)为一多媒体处理系统的方块图,其利用依据本发明一实施例与主电脑连接之多媒体处理器。第一图(d)为一独立之多媒体系统的方块图,其利用依据本发明之多媒体处理器。第二图的流程图描述一资料传送的要求操作程序.其中结合依据本发明之资料传送开关。第三图(a)及第三图(b)的流程图描述一读取程序,其利用依据本发明之资料传送开关。第四图(a)及第四图(b)描述依据本发明一实施例,滙流排连接及一内部记忆体滙流排连接之要求程序的讯号流。第五图(a)描述依据本发明一实施例,一滙流排读取操作之请求的时序图。第五图(b)描述依据本发明一实施例,一读取请求的时序图,其中并未立即授予请求。第五图(c)描述依据本发明一实施例,一滙流排写入操作之请求的时序图。第五图(d)描述依据本发明一实施例,一资料滙流排传输操作的时序图。第六图(a)描述一请求滙流排主单元实施背对背请求的时序图。第六图(b)描述当第二请求并未立即获准时,处理器记忆体滙流排主单元实施背对背请求的时序图。第六图(c)描述请求滙流排仆单元在写入请求后,接收一读取请求的时序图。第七图描述依据本发明实施例之资料串的方块图。第八图描述依据本发明一实施例,资料串中所使用之传输引擎的方块图。第九图为依据本发明一实施例,资料传送开关的方块图。第十图为依据本发明一实施例,资料串缓冲控制器的方块图,第十一图为依据本发明一实施例,直接记忆体存取控制器的方块图。第十二图为依据本发明一实施例,一示例的记忆体位址空间。第十三图描述依据本发明一实施例,通道描述器的资料结构。第十四图描述依据本发明一实施例,通道描述器的资料结构。第十五图(a)-第十五图(c)描述一流程图,用以设定依据本发明一实施例的资料通道。第十六图描述一习知快取记忆体系统的方块图。第十七图描述依据本发明一实施例,快取记忆体系统的方块图。第十八图的流程图描述习知快取记忆体系统的操作。第十九图的流程图描述依据本发明一实施例,快取记忆体系统的操作。第二十图为依据本发明一实施例,一固定功能单元的方块图,其结合一多媒体处理器之资料快取。第二十一图为依据本发明一实施例,于binning模式中,一3D三角光栅器的方块图。第二十二图为依据本发明一实施例,于内插模式中,一3D三角光栅器的方块图。第二十三图为依据本发明一实施例,一3D特征控制器的方块图。第二十四图为依据本发明一实施例,一3D特征过滤器的方块图。第二十五图(a)及第二十五图(b)为依据本发明一实施例,一视频定标器的方块图。第二十六图为依据本发明一实施例,实施binning程序之一三角形的图形。第二十七图的流程图描述依据本发明一实施例,用以实施3D绘图的流程图。 |
