| 主权项 |
1.一种资料输出电路,其系用以输出具有H位准及L位准之2个状态的资料信号者,其包含有:缓冲电路,按照第1及第2节点的电位位准,设定资料输出节点的电位位准,且具有昇压电晶体及降压电晶体;H位准资料输出控制电路,在输出上述H位准资料时,将可使上述昇压电晶体导通的电位输出至上述第1节点;L位准资料输出控制电路,在输出上述L位准资料时,将可使上述降压电晶体导通的电位输出至上述第2节点;以及基板电位切换电路,提供基板电位至上述昇压电晶体;上述昇压电晶体,系N型场效电晶体,其电耦合于对应于上述H位准之第1电位与上述资料输出节点之间,具有与第1节点耦合之闸极者,及上述降压电晶体,系N型场效电晶体,其电耦合于对应于上述L位准之第2电位与上述资料输出节点之间,具有与第2节点耦合之闸极者,上述基板电位切换电路,系在输出上述H位准资料以外时,提供第1基板电位,而在输出上述H位准资料时,提供比上述第1基板电位要高的第2电位者。2.如申请专利范围第1项之资料输出电路,其中上述昇压电晶体,系设置于由主基板区域电分离之P型井上者,上述基板电位切换电路,系分别在输出上述H位准资料以外时提供上述第1基板电位至上述P型井,而在输出上述H位准资料时提供第2基板电位至上述P型井者,上述第1基板电位,系在上述昇压电晶体中,设定上述P型井与N通道区域之间PN接面呈非导通之电位位准者。3.如申请专利范围第1项之资料输出电路,其中上述昇压电晶体,系设置于由主基板区域电分离之P型井上者,上述基板电位切换电路,系包含有:位准转换电路,按照输出上述H位准资料时被活性化的控制信号之信号位准,提供上述第1及上述第2电位中任一方至内部节点者;以及电位供给电路,按照上述内部节点的电位位准,使上述第1及上述第2电位中任一方与上述P型井电耦合者。4.如申请专利范围第1项之资料输出电路,其中上述资料输出电路,更具有第1电源,用以提供比上述第1电位低,且比上述第2电位高的第3电位者,及第2电源,用以提供上述第2电位者;上述H位准资料输出控制电路,系具有昇压电位产生电路,而该昇压电位产生电路系按照输出上述H位准资料时被活性化的控制信号之信号位准,以输出上述昇压电位者,上述昇压电位产生电路,系包含有:第1及第2逻辑电路,按照上述控制信号的信号位准,分别设定第1及第2内部节点的电位位准;第1昇压电容器,电耦合于上述第1内部节点与第1昇压节点间;第2昇压电容器,电耦合于上述第2内部节点与第2昇压节点间;第1预充电电晶体,电耦合于上述第1电源与上述第1昇压节点间,且具有与上述第1电源相连接的闸极;第2预充电电晶体,电耦合于上述第1电源与上述第2昇压节点间,且具有与上述第1电源相连接的闸极;以及N型电晶体,电耦合于上述第1电源与上述第2昇压节点间,且具有与上述第1昇压节点相结合的闸极,上述第1及上述第2昇压电容器,系由蓄积型场效电容器所构成,上述H位准资料输出控制电路,更具有电位切换电路,而该电位切换电路系按照上述控制信号的信号位准,用以使上述第2昇压节点与上述第2电源中任一方与上述第1节点电耦合者。5.如申请专利范围第4项之资料输出电路,其中上述第1昇压电容器系具有N型电晶体,而该N型电晶体系具备有与上述第1内部节点相连接之闸极,及与上述第1昇压节点相连接之源极/汲极者,上述第2昇压电容器系具有N型电晶体,而该N型电晶体系具备有与上述第2内部节点相连接之闸极,及与上述第2昇压节点相连接之源极/汲极者。6.如申请专利范围第4项之资料输出电路,其中上述第1昇压电容器系具有P型电晶体,而该P型电晶体系具备有与上述第1昇压节点相连接之闸极,及与上述第1内部节点相连接之源极/汲极者,上述第2昇压电容器系具有P型电晶体,而该P型电晶体系具备有与上述第2昇压节点相连接之闸极,及与上述第2内部节点相连接之源极/汲极者。7.如申请专利范围第4项之资料输出电路,其中上述第1及上述第2预充电电晶体,系设置于由主基板区域构成电分离的P型井上之N型电晶体,上述第1及上述第2预充电电晶体的基板电位,系设定于比上述第2电位高之电位位准者。8.如申请专利范围第1项之资料输出电路,其中更具备有电位位准保持电路,用以在输出上述H位准资料时进行动作,以将上述第1节点的电位位准维持在指定値以上者。9.如申请专利范围第8项之资料输出电路,其中上述电位位准保持电路包含有:第3内部节点,在输出上述H位准资料输出时,用以接受在固定频率下重复进行比上述第1电位低而比上述第2电位高的第3电位与上述第2电位之2个电位位准的脉冲信号;第4内部节点,在输出上述H位准资料时,用以接受上述脉冲信号的反转信号;第3昇压电容器,电耦合于第5内部节点与上述第3内部节点间;第4昇压电容器,电耦合于第6内部节点与上述第4内部节点间;第3预充电电晶体,电耦合于上述第3电位与上述第5内部节点间,且具有与上述第3电位相连接的闸极;开关电路,在输出上述H位准资料时,用以电耦合上述第3电位与第7内部节点;第1N型电晶体,电耦合于上述第7内部节点与上述第6内部节点间,且具有与上述第5内部节点相耦合之闸极;以及第2N型电晶体,电耦合于上述第6内部节点与上述第1节点间,且具有与上述第6内部节点相耦合之闸极者。10.如申请专利范围第1项之资料输出电路,其中上述资料输出电路,更具备有提供比上述第1电位低且比上述第2电位高的第3电位之第1电源,与提供上述第2电位之第2电源,上述昇压电晶体,系设置于由主基板区域构成电分离的第1P型井上者;上述基板电位切换电路,系相对于上述第1P型井,在输出上述H位准资料以外时提供第1基板电位,在输出上述H位准资料时则提供比上述第1基板电位高的第2基板电位者;上述H位准资料输出控制电路,系具有按照在输出上述H位准资料时被活性化的控制信号的信号位准以输出上述昇压电位的昇压电位产生电路,上述昇压电位产生电路,系包含有:第1及第2逻辑电路,按照在输出上述H位准资料时被活性化的控制信号,分别设定第1内部节点及第2内部节点的电位位准;第1昇压电容器,电耦合于上述第1内部节点与第1昇压节点间,由蓄积型场效电容器所构成;第2昇压电容器,电耦合于上述第2内部节点与第2昇压节点间,由蓄积型场效电容器所构成;第1预充电电晶体,电耦合于上述第1电源与上述第1昇压节点间,且具有与上述第1电源相连接的闸极;第2预充电电晶体,电耦合于上述第1电源与上述第2昇压节点间,且具有与上述第1电源相连接的闸极;以及第1N型电晶体,电耦合于上述第1电源与上述第2昇压节点间,且具有与上述第1昇压节点相耦合的闸极,上述第1及上述第2预充电电晶体,系设置于由主基板区域构成电分离的第2P型井上的N型电晶体,上述H位准资料输出控制电路,更具有电位切换电路,该电位切换电路系按照上述控制信号的信号位准,用以使上述第2昇压节点与上述第2电源中任一方与上述第1节点电耦合者,上述资料输出电路,更具备电位位准保持电路,在输出上述H位准资料时用以将上述第2昇压节点的电位位准维持在指定値以上者,上述电位位准保持电路,系含有:第3内部节点,在输出上述H位准资料时,用以接受在固定频率下重复进行比上述第1电位低而比上述第2电位高的第3电位与上述第2电位之2个电位位准的脉冲信号;第4内部节点,在输出上述H位准资料时,用以接受上述脉冲信号的反转信号;第3昇压电容器,电耦合于第5内部节点与上述第3内部节点间;第4昇压电容器,电耦合于第6内部节点与上述第4内部节点间;第3预充电电晶体,电耦合于上述第3电位与上述第5内部节点间,且具有与上述第3电位相连接的闸极之N型电晶体者;开关电路,在输出上述H位准资料时,用以电耦合上述第3电位与第7内部节点;第2N型电晶体,电耦合于上述第7内部节点与上述第6内部节点间,且具有与上述第5内部节点相耦合之闸极;以及第3N型电晶体,电耦合于上述第6内部节点与上述第2昇压节点间,且具有与上述第6内部节点相耦合之闸极,上述第3预充电电晶体与上述第2及第3N型电晶体,系设置于上述第2P型井上及由主基板区域构成电分离的第3P型井上中任一方,上述第2及上述第3的P型井的基板电位,系设定为比上述第2电位高之电位者。11.一种资料输出电路,其系用以输出具有H位准及L位准之2个状态的资料信号者,其具有按照第1及和第2节点的电位位准,设定资料输出节点的电位位准的缓冲电路;上述缓冲电路系包含有:昇压电晶体,系N型场效电晶体,电耦合于对应于上述H位准之第1电位与上述资料输出节点之间,且具有与第1节点耦合之闸极;以及降压电晶体,系N型场效电晶体,电耦合于对应于上述L位准之第2电位与上述资料输出节点之间,且具有与第2节点耦合之闸极,更具有H位准资料输出控制电路,系在输出上述H位准资料时,用以将可使上述昇压电晶体导通的电位输出至上述第1节点者,上述H位准资料输出控制电路系包含有:昇压电位产生电路,按照在输出上述H位准资料时被活性化的控制信号之信号位准,以输出上述昇压电位;以及电压切换电路,按照上述控制信号的信号位准,用以使上述昇压节点与提供上述第2电位的电源节点中任一方与上述第1节点电耦合,更具有L位准资料输出控制电路,系在输出上述L位准资料时,用以将可使上述降压电晶体导通的电位输出至上述第2节点者;以及电位位准保持电路,系在输出上述H位准资料时,用以将上述昇压节点的电位位准维持在指定値以上者。12.如申请专利范围第11项之资料输出电路,其中上述电位位准保持电路系包含有:第3内部节点,在输出上述H位准资料时,用以接受在固定频率下重复进行比上述第1电位低而比上述第2电位高的第3电位与上述第2电位之2个电位位准的脉冲信号;第4内部节点,在输出上述H位准资料时,用以接受上述脉冲信号的反转信号;第1昇压电容器,电耦合于第5内部节点与上述第3内部节点间;第2昇压电容器,电耦合于第6内部节点与上述第4内部节点间;预充电电晶体,电耦合于上述第3电位与上述第5内部节点间,且具有与上述第3电位相连接的闸极之N型电晶体;开关电路,在输出上述H位准资料时,用以电耦合上述第3电位与第7内部节点;第1N型电晶体,电耦合于上述第7内部节点与上述第6内部节点间,且具有与上述第5内部节点相结合之闸极;以及第2N型电晶体,电耦合于上述第6内部节点与上述昇压节点间,且具有与上述第6内部节点相结合之闸极,上述预充电电晶体与上述第1及第2N型电晶体,系设置于由主基板区域构成电分离的P型井上,上述P型井的基板电位,系设定为比上述第2电位高之电位者。13.如申请专利范围第11项之资料输出电路,其中更具备有基板电位切换电路,用以提供基板电位至上述昇压电晶体者,上述基板电位切换电路,系在输出上述H位准资料以外时输出第1基板电位,而在上述H位准资料输出时输出比上述第1基板电位高的第2电位。14.如申请专利范围第13项之资料输出电路,其中上述昇压电晶体,系设置于由主基板区域电分离之P型井上,上述基板电位切换电路,系相对于上述P型井,在输出上述H位准资料以外时提供上述第1基板电位,而在输出上述H位准资料时则提供比第1基板电位高的第2基板电位,上述第1基板电位,系在上述昇压电晶体中,设定上述P型井与N通道区域之间PN接面呈非导通之电位位准者。15.一种半导体记忆装置,其系用以记忆具有H位准及L位准之2个状态的资料信号者,其包含有:记忆单元阵列,具有阵列状配置的多个记忆单元;资料输出电路,用以将按照由选出之多个记忆单元中之一个中所读出之上述资料信号状态的电位位准输出至资料输出节点;以及基板电位切换电路,提供基板电位置上述昇压电晶体者,上述资料输出电则包含有:缓冲电路,按照第1及第2节点的电位位准,设定上述资料输出节点的电位位准,及昇压电路,在输出H位准资料时,用以将可使昇压电晶体导通的电位输出至第1节点,电位供给电路,在输出L位准资料时,用以将可使上述降压电晶体导通的电位输出至第2节点者,上述缓冲电路包括:昇压电晶体,系N型场效电晶体,电耦合于对应于上述H位准之第1电位与上述资料输出节点之间,且具有与第1节点耦合之闸极,及降压电晶体,系N型场效电晶体,电耦合于对应于上述L位准之第2电位与上述资料输出节点之间,且具有与第2节点耦合之闸极者;上述基板电位切换电路,系在输出H位准资料以外时,提供第1基板电位,而在输出H位准资料时,提供比第1基板电位高的第2基电位者。图式简单说明:图1系显示具备本发明的实施例1的资料输出电路的半导体记忆装置1000的全体结构的块形图。图2系显示资料输出电路100的全体结构的块形图。图3系显示H位准资料输出控制电路110的结构的电路图。图4系显示L位准资料输出控制电路140的结构的电路图。图5系显示说明资料输出电路100的动作的时间图。图6系显示基板电位切换电路130的结构的电路图。图7系用以说明输出缓冲器180的结构的1例的剖面图。图8系显示昇压电位保持电路160的结构的电路图。图9显示用以说明输出缓冲器160的动作的时间图。图10A、10B系用以说明由反转型N型MOS电晶体所构成的昇压电晶体的图。图11A、11B系用以说明由蓄积型N型MOS电晶体所构成的昇压电晶体的图。图12A、12B系用以说明由蓄积型N型MOS电晶体所构成的昇压电晶体的图。图13系显示实施例3的昇压电路320的结构的电路图。图14系用以说明昇压电路120的N型MOS电晶体的结构的剖面图。图15系用以说明昇压电路320中的区域330内的N型MOS电晶体的结构的1例的剖面图。图16系显示实施例4的资料输出电路300的全体结构的块形图。图17系显示昇压电位保持电路360的结构的电路图。图18系用以说明昇压电位保持电路160的N型MOS电晶体的结构的1例的剖面图。图19系用以说明昇压电位保持电路360的N型MOS电晶体的结构的剖面图。图20系显示实施例5的资料输出电路400的全体结构的块形图。图21系显示习知技术的资料输出电路500的结构的块形图。图22系用以说明输出缓冲器580的结构的剖面图。 |
