| 主权项 |
1.一种半导体记忆元件,包括:一第一备用单元,分别配设在记忆单元陈列的复数个单位;一第二备用单元,配设于该些单位以外;以及一分配装置,将该第二备用单元选择性地分配到该些单位内的任意单位。2.一种半导体记忆元件,包括:复数个标准记忆区块,将一记忆胞阵列复数分割而成;-第一冗余记忆胞阵列,集中配置于用来置换该记忆胞阵列的不良记忆胞配设的一个备用记忆区块;复数个第二冗余记忆胞阵列,对应于该些标准记忆区块而配设;一标准解码器,对应于各该标准记忆区块库而配设,藉由一输入位址进行该记忆胞阵列的行、列之选择;一第一备用解码器,用以选择驱动该第一冗余记忆胞阵列;复数个第二备用解码器,用以对应选择驱动该些第二冗余单元阵列;一第一置换控制讯号线,供给驱动控制该第一备用解码器之一第一置换控制讯号;一第二置换控制讯号线,供给驱动控制该些第二备用解码器之一第二置换控制讯号;复数个第一记忆电路,用以预先记忆不良记忆胞的位址及与该第一冗余单元阵列或第二冗余单元阵列之一对应关系资讯,并根据该被记忆的不良记忆单元的位址与该输入位址之一致检测结果,及与该第一冗余单元阵列或第二冗余单元阵列之该对应关系资讯,选择性地输出该第一置换控制讯号或该第二置换控制讯号;以及一控制电路,用以在该第一置换控制讯号线及该第二置换控制讯号线之任一条呈启动状态时,将该标准解码器控制成非启动状态。3.如申请专利范围第2项所述之半导体记忆元件,其中该第一记忆电路,包括:一第一记忆装置,用以预先记忆该不良记忆胞的位址以及与该第一冗余单元阵列或第二冗余单元阵列之该对应关系资讯;以及一第一输出电路,根据该第一记忆装置的记忆资讯,判别该第一记忆电路是否对应该第一冗余单元阵列或第二冗余单元阵列之任一个,并输出该第一置换控制讯号或第二置换控制讯号。4.如申请专利范围第3项所述之半导体记忆元件,其中该第一记忆装置更包括:复数个第一熔丝元件,使该不良记忆胞的位址之各位元资料对应于一切断/非切断状态,并加以记忆;一第二熔丝元件,用以将指定该第一冗余记忆胞阵列的选择与否之一位元资料对应至一切断/非切断状态,并且加以记忆;以及一第三熔丝元件,用以将指定该第二冗余记忆胞阵列的选择与否的一位元资料对应至一切断/非切断状态,并且加以记忆;其中该第一输出电路更包括:一比较电路,用以比较被记忆的该不良记忆胞的位址与该输入位址;一第一及闸,用以进行该比较电路的比较输出与该第二熔丝元件的记忆资料的逻辑运算,并且输出该第一置换控制讯号;以及一第二及闸,用以进行该比较电路的比较输出与该第三熔丝元件的记忆资料的逻辑运算处理,并且输出该第二置换控制讯号。5.一种半导体记忆元件,包括:复数个标准记忆区块,将一记忆胞阵列分割为复数个;复数个第一冗余记忆胞阵列,配置于为了置换该记忆胞阵列的不良记忆胞所配设的复数个备用记忆区块;复数个第二冗余记忆胞阵列,对应于该些标准记忆区块所配设;一标准解码器,对应于各该标准记忆区块而配设,藉由一输入位址进行该记忆胞阵列的行、列之选择;复数个第一备用解码器,对应选择驱动该些第一冗余记忆胞阵列;复数个第二备用解码器,对应选择驱动该些第二冗余记忆胞阵列;复数条第一置换控制讯号线,用以供给复数个第一置换控制讯号,以择一的方式驱动控制该些第一备用解码器;一第二置换控制讯号线,用以供给一第二置换控制讯号,来驱动控制该些第二备用解码器;复数个第一记忆电路,预先记忆该不良记忆胞的位址及与该第一冗余记忆胞阵列或该第二冗余记忆胞阵列之一对应关系资讯,根据被记忆的该不良记忆胞的位址与该输入位址之一致检测结果,及与该些第一冗余记忆胞阵列或该第二冗余记忆胞阵列之该对应关系资讯,选择性地输出该第一置换控制讯号或该第二置换控制讯号;以及一控制电路,用以在该些第一置换控制讯号线及该第二置换控制讯号线之任一条呈启动状态时,将该标准解码器控制成非启动状态。6.如申请专利范围第5项所述之半导体记忆元件,其中该第一记忆电路更包括:一第一记忆装置,记忆该不良记忆胞的位址以及与该些第一冗余记忆胞阵列或该第二冗余单元阵列之该对应关系资讯;以及一第一输出电路,根据该第一记忆装置的记忆资讯,判别该第一记忆电路是否对应该些第一冗余记忆胞阵列或该第二冗余记忆胞阵列之任一个,并且选择性地输出该些第一置换控制讯号或该第二置换控制讯号之中的一个。7.一种半导体记忆元件,包括:复数个标准记忆区块,将一记忆胞阵列分割为复数个;复数个第一冗余记忆胞阵列,配置于为了置换该记忆胞阵列的不良记忆胞所配设的复数个备用记忆区块;复数个第二冗余记忆胞阵列,对应于该些标准记忆区块所配设;一标准解码器,对应于各该标准记忆区块而配设,藉由一输入位址进行该记忆胞阵列的行、列之选择;复数个第一备用解码器,对应选择驱动该些第一冗余记忆胞阵列;复数个第二备用解码器,对应选择驱动该些第二冗余记忆胞阵列;复数条第一置换控制讯号线,用以供给复数个第一置换控制讯号,以择一的方式驱动控制该些第一备用解码器;一第二置换控制讯号线,用以供给一第二置换控制讯号,来驱动控制该些第二备用解码器;复数个第一记忆电路,分别对应于该些第一置换控制讯号线所配设,各该第一记忆电路具有一第一记忆装置,用以预先记忆该不良记忆胞的位址,根据被记忆的该不良记忆胞的位址与该输入位址之一致检测结果,在对应的该第一选择性地输出该第一置换控制讯号;复数个第二记忆电路,具备预先记忆该不良记忆胞的位址及与该些第二冗余单元阵列之该对应关系资讯之一第二记忆装置,根据记忆在该第二记忆装置之被记忆的该不良记忆单元的位址与输入位址之一致检测结果,及与该些第二冗余单元阵列之该对应关系资讯,选择性地输出该第二置换控制讯号到该第二置换控制讯号线;一控制电路,用以在该些第一置换控制讯号线及该第二置换控制讯号线之任一条呈启动状态时,将该标准解码器控制成非启动状态。8.如申请专利范围第2项至第7项中任一项所述之半导体记忆元件,其中该第一冗余记忆胞阵列分别具备复数个备用单元,对应于该第一冗余记忆胞阵列之该第一备用解码器,系选择性地驱动该些个备用单元。9.如申请专利范围第2项至第7项中任一项所述之半导体记忆元件,其中该第二冗余记忆胞阵列分别具备复数个备用单元,对应于该第二冗余单元阵列之该第二备用解码器系选择性地驱动该些个备用单元。10.一种半导体记忆元件,包括:复数个记忆体区块,分别由复数个次阵列所构成,用以将一记忆胞阵列复数分割;复数个备用单元,分别配设于各该次阵列,用以置换一不良记忆胞;复数个标准解码器,对应于该各个次阵列配设,藉由一输入位址进行该次阵列的行选择;复数个备用解码器,对应于各该阵列配设,用以对应驱动该些备用单元;复数条记忆区块选择线,用以选择指定该些记忆体区块;复数条标准解码器控制线,系对应于由构成该些记忆区块之各该些次阵列所构成之各组来配设,用以选择指定对应于各组之该次阵列而配设之该标准解码器以及备用解码器之中的标准解码器;复数条备用解码器控制线,系对应于由构成该些记忆区块之各该些次阵列所构成之各组来配设,用以选择指定对应于各组之该次阵列所配设之该标准解码器以及备用解码器之中的备用解码器;复数条备用解码器选择线,以择一方式选择控制各该次阵列中的复数个备用解码器;以及一分配装置,将各该次阵列中的该备用单元选择性地分配到属于相同记忆区块之其他次阵列。11.如申请专利范围第10项所述之半导体记忆元件,其中该分配装置,其特征为具备:复数个记忆电路,预先记忆不良记忆胞的位址以及与使该不良记忆胞的位址呈一对一对应的该备用解码器之一关系资讯,比较该输入位址与被记忆的该不良记忆单元的位址,当检测出一致时,选择性地输出使该些备用解码器控制线启动的讯号,同时根据被记忆的该不良记忆单元的位址与该备用解码器之该关系资讯,选择性地输出使该些备用解码器选择线启动的讯号,当检测出不一致时,选择性地输出使该些标准解码器控制线启动的讯号。12.如申请专利范围第11项所述之半导体记忆元件,其中各该记忆电路,包括:一第一记忆装置,用以记忆该不良记忆单元的位址;一第二记忆装置,用以记忆与构成该些记忆区块之该些次阵列之对应关系资讯;一第三记忆装置,用以记忆与该些备用解码器之对应关系资讯;一比较电路,用以比较该第一记忆装置之记忆资讯与该输入位址;一第一输出电路,用以根据该比较电路的比较输出以及该第二记忆装置之记忆资讯,输出使该些备用解码器控制线的任一条启动的讯号;一第二输出电路,使该些备用解码器控制线的任一条起动时,根据该第三记忆装置的记忆资讯,选择性地输出使该些备用解码器选择线启动的讯号;以及一第三输出电路,根据该比较电路的比较输出以及输入位址,输出使该些标准解码器控制线的任一条启动的讯号。13.如申请专利范围第12项所述之半导体记忆元件,其中该第一记忆装置更包括:复数个第一熔丝元件,使该不良记忆单元的位址之各位元资料对应至切断/非切断状态,并且加以记忆;其中该第二记忆装置更包括:一第二熔丝元件,使与该二组次阵列之对应关系资讯,对应于一位元资料之切断/非切断状态,并且加以记忆;其中该第三记忆装置更包括:复数个第三熔丝元件,使表示与该些备用解码器之对应关系资讯之编码器资料之各位元资料对应于切断/非切断状态,并且加以记忆;该第一输出电路系在透过该比较电路检测出一致时,被该第二熔丝元件的记忆资料,以及使此记忆资料反相的资料互补地启动,使两条备用解码器控制线的任一条启动的第一逻辑电路;该第二输出电路系在透过该比较电路检测出一致时,透过该些第三熔丝元件,将所记忆之编码器资料解码,选择性地使该些备用解码器选择线启动之解码器;该第三输出电路系在透过该比较电路检测出不一致时,被输入位址的指定位元讯号以及使此位元讯号反转的讯号互补地启动,使两条标准解码器控制线的任一条启动之第二逻辑电路。14.如申请专利范围第13项所述之半导体记忆元件,其中该第一逻辑电路系由在透过该比较电路检测出一致时的检测输出与该第二熔丝元件的记忆资料,取此两者的逻辑积之第一及闸,以及由在透过该比较电路检测出一致时的检测输出与该第二熔丝元件的记忆资料之反转资料,取此两者的逻辑积之第二及闸所构成;该第二逻辑电路系由在透过该比较电路检测出不一致时的检测输出与该输入位址的指定位元讯号,取此两者的逻辑积之第三及闸,以及由在透过该比较电路检测出不一致时的检测输出与该输入位址的指定位元讯号之反转讯号,取此两者的逻辑积之第四及闸所构成。15.如申请专利范围第10项所述之半导体记忆元件,其中该分配装置更包括:一记忆电路,预先记忆该不良记忆胞的位址,比较该输入位址与被记忆的该不良记忆单元的位址,当检测出一致时,选择性地输出使该些备用解码器控制线启动的讯号,当检测出不一致时,输出使该些标准解码器控制线启动的讯号。16.如申请专利范围第15项所述之半导体记忆元件,其中该记忆电路仅具备一个对应的备用解码器,包括:一第一记忆装置,记忆该不良记忆单元的位址;一第二记忆装置,记忆与构成该些记忆体区块之该些次阵列之对应关系资讯;一比较电路,比较该第一记忆装置之记忆资讯与该输入位址;一第一输出电路,根据该比较电路的比较输出以及该第二记忆装置之记忆资讯,输出使该些备用解码器控制线的任一条启动的讯号;一第二输出电路,使该些备用解码器控制线的任一条启动时,输出使该对应的备用解码器启动的讯号;以及一第三输出电路,根据该比较电路的比较输出以及该输入位址的指定位元讯号,输出使该些标准解码器控制线的任一条启动的讯号。17.如申请专利范围第10项至第16项中任一项所述之半导体记忆元件,其中该次阵列,包括:次记忆胞阵列部,由字元线、备用字元线、位元线对以及对应于这些线的各交叉部配置的记忆胞所构成;一等化电路-感测放大器列,包括配置在该次记忆胞阵列部的两侧,被等化讯号控制,并且包含将该位元线对等化成位元线等化电位之复数个等化电路,以及将从被选择的列记忆胞所读出到位元线的资料加以感测放大之复数个读出放大器;以及一控制电路,输入该记忆区块选择线、该标准解码器控制线及该备用解码器控制线之讯号,当记忆区块库开始启动时,控制对应于相同记忆区块之全部次阵列的该些等化电路成等化解除状态,控制感测放大器成一时启动准备状态,藉由将该些标准解码器控制线以及复数条备用解码器控制线的任一条启动激发,关于应启动的该次阵列,控制对应的等化电路成持续等化解除状态,维持感测放大器为启动准备状态,关于剩下的应非启动的次阵列,使对应的等化电路返回到等化状态,使感测放大器返回到非启动状态。18.如申请专利范围第10项至第16项中任一项所述之半导体记忆元件,其中该次阵列包括:一次记忆胞阵列部,由字元线、备用字元线、位元线对以及对应于这些线的各交叉部配置的记忆单元所构成;复数个等化电路,配置在该次记忆胞阵列部的两侧,被等化讯号控制,将该位元线对等化成位元线等化电位;一阵列选择开关,配置在接邻的该次阵列间,分别连接于包括在接邻的次阵列间可共用的复数个位元线感测放大器之感测放大器列与各位元线对之间;以及一控制电路,输入该记忆区块选择线、该标准解码器控制线及该备用解码器控制线之讯号,当记忆区块开始启动时,控制对应于相同记忆区块之全部次阵列的该等化电路成等化解除状态,同时,将该阵列选择开关设定成连接解除状态,控制感测放大器成一时启动准备状态,藉由将该些标准解码器控制线以及复数条备用解码器控制线的任一条起动,关于应启动的该次阵列,维持对应的该等化电路为等化解除状态,同时,控制接邻的该次记忆胞阵列之该阵列选择开关成连接解除状态,维持该感测放大器为启动准备状态,关于剩下的应非启动的次阵列,控制对应的该等化电路成等化状态,同时,控制该阵列选择开关成连接状态,使感测放大器返回到非启动状态。19.如申请专利范围第17项所述之半导体记忆元件,其中该控制电路,包括:一第一电路,系输入该记忆区块选择线的讯号,产生与其前缘同步,并且可缩短时间宽度的一脉冲讯号;一第一NMOS电晶体,系输入该第一电路的输出讯号到闸极;一PMOS电晶体,连接于该第一NMOS电晶体之汲极与电源节点之间,输入该记忆区块选择线的讯号到闸极;第二NMOS电晶体,连接于该第一NMOS电晶体之源极与接地节点之间,输入该标准解码器控制线的讯号到闸极;第三NMOS电晶体,连接于该第一NMOS电晶体之源极与接地节点之间,输入该备用解码器控制线的讯号到闸极;栓锁电路,栓锁住该第一NMOS电晶体之汲极电位;以及逻辑闸,进行该栓锁电路的输出讯号以及从该记忆区块选择线来的输入讯号之逻辑处理,输出该等化电路二等化控制讯号。20.一种半导体记忆元件,包括:复数个记忆体区块,将一记忆胞阵列分割成复数个;复数个备用单元,分别配设于各该记忆体区块,用以置换一不良记忆胞;复数个标准解码器,对应于各该记忆体模组配设,藉由一输入位址进行该记忆体区块的行选择;复数个备用解码器,对应于各该记忆体区块配设,对应驱动该些备用单元;复数条记忆区块选择线,选择指定该些记忆体区块;一备用解码器控制线,选择指定该些标准解码器以及备用解码器之中的备用解码器;一备用解码器选择线,择一选择控制各该记忆体区块中的复数个备用解码器;以及一分配装置,仅配设比该些备用单元的总数少,任意选择该些备用单元之一个或复数个,以置换不良记忆胞。21.如申请专利范围第20项所述之半导体记忆元件,其中该分配装置具备:一记忆电路,预先记忆与使一个或复数个不良记忆胞的位址,以及该不良记忆胞的位址成一对一对应的该备用解码器之一关系资讯,比较一输入位址与被记忆的该或该些不良记忆单元的位址,对应检测一致时/检测不一致时,输出使该备用解码器控制线启动/非启动的讯号,当检测出一致时,根据被记忆的该不良记忆单元的位址与备用解码器之该关系资讯,选择性地输出使该些备用解码器选择线启动的讯号。22.如申请专利范围第21项所述之半导体记忆元件,其中该记忆电路更包括:一第一记忆装置,用以记忆一或复数个不良记忆胞的位址;一比较电路,用以比较该第一记忆装置之资讯与该输入位址;一第一输出电路,根据在透过该比较电路检测出一致时之输出,输出使该备用解码器控制线启动的讯号;一第二记忆装置,记忆该些备用解码器与该不良记忆单元的位址之一对一对应的该关系资讯;以及一第二输出电路,将该备用解码器控制线启动时,根据该第二记忆装置的资讯以及用于置换的位址之至少最下位位元讯号,选择性地输出使该些备用解码器选择线启动的讯号。23.如申请专利范围第22项所述之半导体记忆元件,其中该第一记忆装置所记忆的复数个不良记忆单元的位址,其仅用于置换的位址之最下位位元,或仅由该最下位位元以及其上位的一位元所构成之二位元系相异的两种类至四种类的位址;该第二输出电路的输入中,包括该相异的一位元或二位元的位址位元。24.如申请专利范围第23项所述之半导体记忆元件,其中该第一记忆装置具备:使用于置换该不良记忆单元的位址之最下位位元讯号,其反转讯号以及比该最下位位元上位的各位元资料对应于切断/非切断状态记忆之复数个第一熔丝元件;该第二记忆装置具备:使表示与该复数个备用解码器之对应关系之编码器资料,其该最下位位元以外的各位元资料对应于切断/非切断状态记忆之第二熔丝元件;该第一输出电路具备:一第一比较电路,比较该用于置换的位址之最下位位元讯号,以及其反转讯号与对应于此反转讯号之该第一记忆装置的记忆资料;一第二比较电路,比较比该位址的最下位位元上位的各位元资料与对应于此位元资料的该第一记忆装置的记忆资料;以及一第一及闸,进行该第一比较电路的比较输出与该第二比较电路的比较输出之逻辑处理,输出使该备用解码器控制线区块的讯号;该第二输出电路系输入该位址之最下位位元资料与该第二记忆装置的记忆资料,将这些资料解码,选择性地使该复数条备用解码器选择线区块之解码器。25.如申请专利范围第23项所述之半导体记忆元件,其中该第一记忆装置具备:使用于置换该不良记忆单元的位址之最下位位元讯号,其反转讯号以及比该最下位位元上位的各位元资料对应于切断/非切断状态记忆之复数个第一熔丝元件;该第二记忆装置具备:使表示与该复数个备用解码器之对应关系之编码器资料之各位元资料对应于切断/非切断状态记忆之第二熔丝元件;该第一输出电路具备:一第一比较电路,比较该用于置换的位址之最下位位元讯号,以及其反转讯号与对应于这些讯号之该第一记忆装置的记忆资料;一第二比较电路,比较比该位址的最下位位元上位的各位元资料与对应于此位元资料的该第一记忆装置的记忆资料;以及一第一及闸,进行该第一比较电路的比较输出与第二比较电路的比较输出之逻辑处理,输出使该备用解码器控制线激发的讯号;该第二输出电路系输入记忆在该第二记忆装置的编码器资料,或将其最下位位元资料切换成该用于置换的位址之最下位位元资料之编码器资料,将此资料解码,选择性地使该复数条备用解码器选择线启动之解码器。26.如申请专利范围第23项所述之半导体记忆元件,其中该第一记忆装置具备:从输入位址的最下位算起的两个位元使用于置换该不良记忆单元之从位址的最下位算起的两个位元讯号,这些讯号的反转讯号,以及比这些讯号上位的各位元资料对应于切断/非切断状态记忆之复数个第一熔丝元件;该第二记忆装置具备:使表示与该复数个备用解码器之对应关系之编码器资料之各位元资料,对应于切断/非切断状态记忆之第二熔丝元件;该第一输出电路具备:一第一比较电路,比较该用于置换之位址之从位址的最下位算起的两个位元讯号,以及这些讯号的反转讯号与对应于这些讯号之该第一记忆装置的记忆资料;一第二比较电路,比较比该位址之从位址的最下位算起的两个位元上位的各位元资料,与对应于此位元资料的该第一记忆装置的记忆资料之第二比较电路;一第一及闸,进行该第一比较电路的比较输出与第二比较电路的比较输出之逻辑处理,输出使该备用解码器控制线激发的讯号;该第二输出电路系输入记忆在该第二记忆装置的编码器资料,或将其从位址的最下位算起的两个位元资料之中的至少一位元,切换成该位址所对应的位元资料之编码器资料,将此资料解码,选择性地使该复数条备用解码器选择线启动之解码器。27.如申请专利范围第20项所述之半导体记忆元件,其中更包括选择指定该标准解码器以及该备用解码器之中的标准解码器之标准解码器控制线,该记忆电路更包括:根据在透过该比较电路检测出不一致时的输出,输出使该标准解码器控制线启动的讯号之第三输出电路。图式简单说明:第1图表示与本发明第一实施例有关的多记忆区块构成之DRAM其主要部分的构成之方块图。第2图为代表性地表示第1图中的各记忆区块之中的一个之电路图。第3图为代表性地取出第1图中的熔丝组之中的一个,表示具体的构成例之电路图。第4图表示与本发明第二实施例有关的多记忆区块构成之DRAM其主要部分的构成之方块图。第5图表示与本发明第三实施例有关的多记忆区块库构成之DRAM其主要部分的构成之方块图。第6图详细地表示第2图之记忆区块其一部份之电路图。第7图表示与本发明第四实施例有关的多记忆区块构成之DRAM其主要部分的构成之方块图。第8图为代表性地表示第7图中的各次阵列之中的一个之电路图。第9图为代表性地取出第7图中的熔丝组之中的一个,表示具体的构成例之电路图。第10图表示第9图所示的熔丝组之不同动作例之波形图。第11图表示第8图中的各读出放大器控制电路SACa之中,对应次阵列SUBA1-0配设的包括在感测放大器控制电路SACa之中的等化讯号产生电路,其一例之电路图以及其动作例之波形图。第12图表示与本发明第五实施例有关的多记忆区块构成之DRAM中的相邻次阵列的一部分之电路图。第13图表示与本发明第八实施例有关的多记忆区块构成之DRAM其主要部分的构成之方块图。第14图为代表性地取出第13图中的各熔丝组之中的一个,表示具体的构成例之电路图。第15图表示使用第14图中的熔丝组,进行第13图中的记忆区块内的置换之方块图。第16图表示第14图中的熔丝组其变形例一之电路图。第17图表示第14图中的熔丝组其变形例二之电路图。第18图表示使用第17图中的熔丝组,进行第13图中的记忆区块内的置换之方块图。第19图表示第14图中的熔丝组其变形例三之电路图。第20图表示使用第19图中的熔丝组,进行第13图中的记忆区块内的置换之方块图。第21图表示进行习知DRAM的记忆库内的置换样子之方块图。 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