| 主权项 |
1.一种半导体积体电路装置,其特征为于半导体基板之主面之第1区域上形成具有第1闸极之多数第1MISFET,于前述半导体基板之主面之第2区域上形成具有闸长较前述第1闸极长之第2闸极之多数之第2MISFET,且形成于前述第1闸极之中心部正下方之闸极绝缘膜之膜厚较形成于前述第2闸极之中心部正下方之闸极绝缘膜之膜厚为厚,形成于前述第1闸极之侧壁部正下方之闸极绝缘膜之膜厚与形成于前述第2闸极之侧壁部正下方之闸极绝缘膜之膜厚相同。2.如申请专利范围第1项之半导体积体电路装置,其中前述第1 MISFET系构成DRAM之记忆胞之MISFET,前述第2 MISFET系构成前述DRAM之周边电路之MISFET。3.如申请专利范围第1项之半导体积体电路装置,其中前述第1及第2闸极具有矽膜与金属膜之层叠构造。4.一种半导体积体电路装置,其特征为于半导体基板之主面之第1区域上形成具有第1闸极绝缘膜及第1闸极之第1 MISFET,于前述半导体基板之主面之第2区域上形成具有第2闸极绝缘膜及第2闸极之第2MISFET,且位于前述第1闸极之中心部正下方之前述第1闸极绝缘膜与位于前述第1闸极之侧壁部正下方之前述第1闸极绝缘膜之膜厚差,较位于前述第2闸极之中心部正下方之前述第2闸极绝缘膜与位于前述第2闸极之侧壁部正下方之前述第2闸极绝缘膜之膜厚差大。5.如申请专利范围第4项之半导体积体电路装置,其中前述第2闸极之闸长较前述第1闸极之闸长长。6.如申请专利范围第4项之半导体积体电路装置,其中形成于前述第1闸极之中心部正下方之前述第1闸极绝缘膜之膜厚,较形成于前述第2闸极之中心部正下方之前述第2闸极绝缘膜之膜厚厚,形成于前述第1闸极之侧壁部正下方之前述第1闸极绝缘膜之膜厚与形成于前述第2闸极之侧壁部正下方之前述第2闸极绝缘膜之膜厚相等。7.如申请专利范围第4项之半导体积体电路装置,其中前述第1 MISFET系构成DRAM之记忆胞之MISFET,前述第2 MISFET系构成前述DRAM之周边电路之MISFET。8.如申请专利范围第4项之半导体积体电路装置,其中前述第1及第2闸极具有矽膜与金属膜之层叠构造。9.一种半导体积体电路装置,其特征为于半导体基板之主面之第1区域上形成构成DRAM之记忆胞之第1MISFET,于前述半导体基板之主面之第2区域上形成构成前述DRAM之周边电路一部分之第2 MISFET,于前述半导体基板之主面之第3区域上形成构成前述DRAM之周边电路之其他一部分之第3 MISFET,且前述第2 MISFET之闸极绝缘膜与前述第3 MISFET之闸极绝缘膜,该等之膜厚彼此相异;形成于前述第1 MISFET之闸极之中心部正下方之闸极绝缘膜之膜厚,较形成于前述第2 MISFET之闸极之中心部正下方之闸极绝缘膜之膜厚厚,且较形成于前述第3 MISFET之闸极之中心部正下方之闸极绝缘膜之膜厚厚。10.一种半导体积体电路装置之制造方法,其特征为具有以下之步骤:(a)于半导体基板之主面之第1及第2区域形成闸极绝缘膜之步骤;(b)于前述闸极绝缘膜上形成导电膜之步骤;(c)藉由蚀刻前述导电膜,于前述第1区域之前述闸极绝缘膜上形成第1闸极,于前述第2区域之前述闸极绝缘膜上形成闸长较前述第1闸极长之第2闸极之步骤;(d)藉由热处理前述半导体基板,使形成于前述第1闸极之中心部正下方之前述闸极绝缘膜之膜厚较形成于前述第2闸极之中心部正下方之前述闸极绝缘膜之膜厚变厚之步骤;(e)前述(d)步骤之后,于前述第1区域形成具有前述第1闸极之第1 MISFET,于前述第2区域形成具有前述第2闸极之第2 MISFET之步骤。11.如申请专利范围第10项之半导体积体电路装置之制造方法,其中前述第1 MISFET系构成DRAM之记忆胞之MISFET,前述第2 MISFET系构成前述DRAM之周边电路之MISFET。12.如申请专利范围第10项之半导体积体电路装置之制造方法,其中前述第1及第2闸极具有矽膜与金属膜之层叠构造。13.如申请专利范围第12项之半导体积体电路装置之制造方法,其中前述(d)步骤之热处理系于包含氢气与水蒸气之混合气体之还原性气氛中进行,矽氧化,但前述金属膜不氧化。14.一种半导体积体电路装置之制造方法,其特征为具有以下之步骤:(a)于半导体基板之主面之第1及第2区域形成闸极绝缘膜之步骤;(b)于前述闸极绝缘膜上形成导电膜之步骤;(c)藉由蚀刻前述导电膜,于前述第1区域之前述闸极绝缘膜上形成第1闸极,于前述第2区域之前述闸极绝缘膜上形成第2闸极之步骤;(d)前述(c)步骤之后,于前述半导体基板上以CVD法形成氧化矽膜,继之去除前述第2区域之前述氧化矽膜之步骤;(e)前述(d)步骤之后,于前述半导体基板上以CVD法形成氮化矽膜,继之藉由蚀刻前述氮化矽膜及前述第1区域之前述氧化矽膜,于前述第1闸极之侧壁形成包含前述氧化矽膜及前述氮化矽膜之层叠膜之第1侧壁间隔物,于前述第2闸极之侧壁形成包含前述氮化矽膜之第2侧壁间隔物之步骤;(f)前述(e)步骤之后,藉由热处理前述半导体基板,使形成于前述第1闸极之中心部正下方之前述闸极绝缘膜之膜厚较形成于前述第2闸极之中心部正下方之前述闸极绝缘膜之膜厚变厚之步骤;(g)前述(f)步骤之后,于前述第1区域形成具有前述第1闸极之第1 MISFET,于前述第2区域形成具有前述第2闸极之第2 MISFET之步骤。15.如申请专利范围第14项之半导体积体电路装置之制造方法,其中前述第1 MISFET系构成DRAM之记忆胞之MISFET,前述第2 MISFET系构成前述DRAM之周边电路之MISFET。16.如申请专利范围第14项之半导体积体电路装置之制造方法,其中前述第1及第2闸极系具有矽膜与金属膜之层叠构造。图式简单说明:图1系表示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图2系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位平面图。图3系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图4系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图5系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图6系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图7系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图8系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图9系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图10系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位平面图。图11系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图12系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位扩大剖面图。图13系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位扩大剖面图。图14系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位扩大剖面图。图15系显示模拟位于闸极之中心部正下方之闸极绝缘膜膜厚与MISFET之临限电压之关系之结果之图。图16系说明显示于图15之用于模拟之MISFET之闸长之图。图17系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图18系显示离子植入于记忆胞选择用MISFET之通道区域之杂质剂量与扩散层之电场及更新特性之关系之图。图19系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图20系显示本发明之一实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图21系显示本发明之其他之实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图22系显示本发明之其他之实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图23系显示本发明之其他之实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图24系显示本发明之其他之实施型态之DRAM之制造方法之半导体基板之重要部位剖面图。图25系显示本发明之其他之实施型态之DRAM之制造方法之半导体基板之重要部位扩大剖面图。图26系显示本发明之其他之实施型态之DRAM之制造方法之半导体基板之重要部位扩大剖面图。 |
