高电源抑制比、低功耗基准电流及基准电压产生电路

摘要

本实用新型涉及一种高电源抑制比、低功耗基准电流和基准电压产生电路，其特征在于：包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，电源VDD连接所述N1的栅极、所述P1、P2和P3的源极以及所述N2和N3的漏极，所述P1的漏极连接所述P1、P2和P3的栅极以及所述N1的漏极，所述N1的源极连接所述N3的源极和所述N4的漏极，所述N4的栅极连接所述N5的栅极和漏极以及所述P2的漏极，所述N2的栅极连接所述N3的栅极和漏极，所述N2、N4和N5的源极连接电源GND，所述P3的漏极作为所述基准电流产生电路的输出端。本实用新型的电路功耗极低，面积小，电源抑制比高。

主权项

一种高电源抑制比、低功耗基准电流产生电路，其特征在于：包括PMOS管P1、PMOS管P2和PMOS管P3以及NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4和NMOS管N5，电源VDD连接所述NMOS管N1的栅极、所述PMOS管P1、PMOS管P2和PMOS管P3的源极以及所述NMOS管N2和NMOS管N3的漏极，所述PMOS管P1的漏极连接所述PMOS管P1、PMOS管P2和PMOS管P3的栅极以及所述NMOS管N1的漏极，所述NMOS管N1的源极连接所述NMOS管N3的源极和所述NMOS管N4的漏极，所述NMOS管N4的栅极连接所述NMOS管N5的栅极和漏极以及所述PMOS管P2的漏极，所述NMOS管N2的栅极连接所述NMOS管N3的栅极和漏极，所述NMOS管N2、NMOS管N4和NMOS管N5的源极连接电源GND，所述PMOS管P3的漏极作为所述基准电流产生电路的输出端。