抗高压MOS管漏电流增大的带隙基准源的电路

摘要

本发明公开了一种抗高压MOS管漏电流增大的带隙基准源的电路，包括：三个PNP三极管Q0、Q1、Q2，六个PMOS晶体管；PMOS晶体管MP0和MP3、MP1和MP4、MP2和MP5构成电流镜。其中分别把PMOS晶体管MP3、MP4和MP5的源极和衬底连接在一起，并做在独立的N阱中。运算放大器是折叠式的共源共栅运放。本发明能够在较高电压时，避免衬底漏电流，使带隙基准源依然保持高精度。

主权项

一种抗高压MOS管漏电流增大的带隙基准源电路，其特征在于，三个PNP三极管(Q0、Q1、Q2)的集电极和基极接地；第一PNP三极管(Q0)的发射极与运算放大器(A2)的反向输入端和第四PMOS晶体管(MP3)的漏极相连接；第PNP三极管(Q1)的发射极与第一电阻(R0)的一端相连接，第一电阻(R0)的另一端与运算放大器(A2)的正向输入端和第五PMOS晶体管(MP4)的漏极相连接；第三PNP三极管(Q2)的发射极与第二电阻(R1)的一端相连接；第二电阻(R1)的另一端与第六PMOS晶体管(MP5)的漏极相连接，并作为电路的输出端；第四PMOS晶体管(MP3)的源极与第一PMOS晶体管(MP0)的漏极相连接，第五PMOS晶体管(MP4)的源极与第二PMOS晶体管(MP1)的漏极相连接，第六PMOS晶体管(MP5)的源极与第三PMOS晶体管(MP2)的漏极相连接；第四PMOS晶体管(MP3)、第五PMOS晶体管(MP4)和第六PMOS晶体管(MP5)的栅极接偏置电压，衬底分别接各自的源极；第一PMOS晶体管(MP0)、第二PMOS晶体管(MP1)和第三PMOS晶体管(MP2)的栅极与运算放大器(A2)的输出端相连接，其衬底与源极均接电源电压。