差分延时链单元及包括其的时间数字转换器

摘要

本发明提供了一种差分延时链单元及包括其的时间数字转换器。该差分延时链单元包括：第一与非门电路，其第一输入端接高电平，第二输入端连接至触发器的第一输入端和上一级差分延时链单元的第一与非门电路的输出端；触发器，其第一输入端连接至第一与非门电路的第二输入端，其第二输入端连接至第二与非门电路的第二输入端，其中，触发器的第一输入端和第二输入端为差分输入端；第二与非门电路，其第一输入端连接至高电平，其第二输入端连接至触发器的第二输入端和上一级差分延时链单元的第二与非门电路的输出端。本发明可以实现对时间间隔的精确测量，并实现了高精度的时间数字转换器。

主权项

一种差分延时链单元，其特征在于，包括：第一与非门电路，其第一输入端接高电平，第二输入端连接至触发器的第一输入端和上一级差分延时链单元的第一与非门电路的输出端，其输出端连接至下一级差分延时链单元的第一与非门电路的第二输入端；所述触发器，其第一输入端连接至所述第一与非门电路的第二输入端，其第二输入端连接至第二与非门电路的第二输入端；第二与非门电路，其第一输入端连接至高电平，其第二输入端连接至所述触发器的第二输入端和上一级差分延时链单元的第二与非门电路的输出端，其输出端连接至下一级差分延时链单元的第二与非门电路的第二输入端，其中，所述触发器是D触发器；所述第一与非门电路与所述第二与非门电路均包括第一PMOS晶体管和第二PMOS晶体管，以及第一NMOS晶体管和第二NMOS晶体管；所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极连接至所述第一与非门的第一输入端，所述第一PMOS晶体管的源极与所述第二PMOS晶体管的源极连接至高电平，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的漏极连接至所述第一NMOS晶体管的源极，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极连接至所述第一与非门的第二输入端，所述第一NMOS晶体管漏极连接至所述第二NMOS晶体管的源极，以及所述第二NMOS晶体管的漏极接地。