发明名称 |
一种基于USB 2.0和FPGA的高速数据采集系统 |
摘要 |
本实用新型涉及一种基于USB2.0和FPGA的高速数据采集系统。该系统主要包括AD采样模块、FPGA主控制模块、SDRAM存储器、USB接口模块和上位机。其中,FPGA主控制模块包含PLL时钟、FIFO存储器和CPU(NIOSⅡ软核)。PLL时钟为AD采样模块、FIFO存储器、CPU和USB接口芯片提供工作时钟,FIFO存储器用于匹配AD采样模块与CPU间的速度,CPU负责控制FIFO存储器和USB接口的读写。AD采样模块将模拟信号变换为数字信号送入FIFO存储器,FIFO存储器被写满后,CPU一次性读取FIFO存储器中的数据,并将数据经由USB接口传给上位机存储和显示。SDRAM存储器用于存储CPU的指令,加快FPGA内嵌NIOSⅡ软核程序的运行速度。本实用新型兼具热插拔、即插即用、易扩展、高速传输、价格低廉等优点,能准确采集数据,且其上位机能无闪烁刷新数据曲线图。 |
申请公布号 |
CN203324985U |
申请公布日期 |
2013.12.04 |
申请号 |
CN201320388792.5 |
申请日期 |
2013.07.02 |
申请人 |
南京信息工程大学 |
发明人 |
郭业才;王云;章涛 |
分类号 |
G06F17/40(2006.01)I |
主分类号 |
G06F17/40(2006.01)I |
代理机构 |
南京汇盛专利商标事务所(普通合伙) 32238 |
代理人 |
张立荣 |
主权项 |
一种基于USB 2.0和FPGA的高速数据采集系统,其特征在于:它包括AD采样模块、FPGA主控制模块、SDRAM存储器、USB接口模块和上位机;其中AD采样模块的信号输出端与FPGA主控制模块相连,FPGA主控制模块经USB接口模块与上位机通信连接,SDRAM模块与FPGA主控制模相互通信连接;其中,FPGA主控制模块包含PLL时钟、FIFO存储器和CPU。 |
地址 |
210019 江苏省南京市奥体大街69号 |