| 主权项 |
一种半导体集成电路，所述半导体集成电路包括中央处理单元、内置存储器和脉冲生成电路，所述脉冲生成电路包括上升设定寄存器、下降设定寄存器、相位调整数据寄存器、周期数据寄存器、相位运算电路、计数器、第一比较器、第二比较器和脉冲生成器，其中，所述计数器开始向上计数，使其计数值从计数初始值递增，其中，所述周期数据寄存器将使所述计数器计数所能向上计数到的计数最大值存储为周期数据，其中，当在所述计数器开始从所述计数初始值向上计数之后，所述计数器的计数值达到所述计数最大值时，所述计数器的计数值再次返回到所述计数初始值，并且所述计数器重新开始向上计数，其中，所述上升设定寄存器存储所述计数器的上升设定计数值，以使得由所述脉冲生成器生成的脉冲输出信号从低电平上升到高电平，其中，所述下降设定寄存器存储所述计数器的下降设定计数值，以使得由所述脉冲生成器生成的脉冲输出信号从所述高电平下降到所述低电平，其中，响应于由所述第一比较器检测到的在所述计数器的计数值和所述上升设定计数值之间发生的匹配的检测，所述脉冲生成器使得所述脉冲输出信号从所述低电平改变成所述高电平，其中，响应于由所述第二比较器检测到的在所述计数器的计数值和所述下降设定计数值之间发生的匹配的检测，所述脉冲生成器使得所述脉冲输出信号从所述高电平改变成所述低电平，其中，所述相位调整数据寄存器存储相位角改变值，以用于对由所述脉冲生成器生成的所述脉冲输出信号的定时调整，其中，所述脉冲生成电路中的所述相位运算电路包括数字乘法电路、数字除法电路、数字加法电路和数字减法电路，其中，所述数字乘法电路通过执行存储在所述相位调整数据寄存 器中的所述相位角改变值与存储在所述周期数据寄存器中的所述计数最大值的乘法，来生成乘法输出信号，其中，所述数字除法电路通过使来自所述数字乘法电路的所述乘法输出信号除以一个周期的相位角，来生成除法输出信号，其中，所述数字加法电路能够将来自所述数字除法电路的所述除法输出信号与存储在所述上升设定寄存器中的所述上升设定计数值相加，并且将所述除法输出信号与存储在所述下降设定寄存器中的所述下降设定计数值相加，其中，由所述数字加法电路执行的所述加法生成使所述相位延迟所述相位角改变值所需要的新的上升设定计数值和新的下降设定计数值，其中，所述数字减法电路能够从存储在所述上升设定寄存器中的所述上升设定计数值中减去来自所述数字除法电路的所述除法输出信号，并且从存储在所述下降设定寄存器中的所述下降设定计数值中减去所述除法输出信号，并且其中，由所述数字减法电路执行的所述减法生成使所述相位提前所述相位角改变值所需要的新的上升设定计数值和新的下降设定计数值。 |
