| 摘要 |
一种半导体记忆体装置，其包含一延迟锁定回路，该延迟锁定回路可根据一高频率之系统时脉而控制资料之输入/输出时序。该半导体记忆体装置包含：一相位比较器，其经组态以侦测一内部时脉与一参考时脉之间的一相位差，以输出具有对应于该侦测之相位差的一脉冲宽度之一状态讯号；一相位调整器，其经组态以产生用于决定对应于该状态讯号之一延迟时间之一数位代码，用于锁定该内部时脉之一相位；一数位转类比转换器，其经组态以将该数位代码转换成一类比电压；及一多相位延迟信号产生器，其经组态以根据对应于该类比电压之一偏压电压而延迟该内部时脉，以反馈该延迟之内部时脉作为内部时脉且产生多相位延迟讯号。 |
