数控体偏置型C类反相器

摘要

本发明公开了一种数控体偏置型C类反相器。本发明的数控体偏置型C类反相器包括主体C类反相器模块、数控PMOS体调制模块和数控NMOS体调制模块，其中数控PMOS体调制模块和数控NMOS体调制模块通过“参数感应-电流比较-数字控制-体偏压产生及反馈”等环节能够更加精确地控制所述的主体C类反相器模块中第一PMOS管和第一NMOS管的阈值电压、漏源电流和跨导等参数，因而大大减弱工艺偏差、电源电压扰动和温度变化对主体C类反相器模块的不利影响。本发明的数控体偏置型C类反相器适用于开关电容积分器、Sigma-Delta模数转换器等极低功耗高精度的应用场合。

主权项

一种数控体偏置型C类反相器，其特征在于，包括主体C类反相器模块、数控PMOS体调制模块和数控NMOS体调制模块；所述的主体C类反相器模块由第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管组成；其中，第一PMOS管的栅端与第一NMOS管的栅端相连，作为主体C类反相器模块的输入端，第二PMOS管的漏端接第二NMOS管的漏端，作为主体C类反相器模块的输出端；第一PMOS管的源端接第一参考电源，第一PMOS管的漏端接第二PMOS管的源端，第一PMOS管的体端接所述的数控PMOS体调制模块输出的体偏置电压；第二PMOS管的栅端接第一偏置电平，第二PMOS管的体端接所述的数控PMOS体调制模块输出的体偏置电压；第一NMOS管的源端接第一参考地，第一NMOS管的漏端与第二NMOS管的源端相连，第一NMOS管的体端接所述的数控NMOS体调制模块输出的体偏置电压；第二NMOS管的栅端接第二偏置电平，第二NMOS管的体端接所述的数控NMOS体调制模块输出的体偏置电压；所述的数控PMOS体调制模块包括感应PMOS管、第一比较器对模块、第一移位寄存器模块和PMOS体偏置电压产生模块；其中，感应PMOS管的源端接第一参考电源，感应PMOS管的栅端接共模电压，所述的共模电压与第一PMOS管在亚阈值状态时的栅源电压相同；感应PMOS管的体端接所述的数控PMOS体调制模块输出的体偏置电压，感应PMOS管的漏端与第一电阻的一端、第一比较器对模块相连，第一电阻的另一端接第一参考地；第一比较器对模块包括第二电阻、第三电阻、第一比较器和第二比较器，第一比较器的正输入端和第二比较器的负输入端均接感应PMOS管的漏端，第一比较器的负输入端接第二电阻的一端，第一比较器的负输入端同时也是第一基准电流的输入端，第二电阻的另一端接第一参考地，第二比较器的正输入端接第三电阻的一端，第二比较器的正输入端同时也是第二基准电流的输入端，第三电阻的另一端接第一参考地，第一比较器的时钟输入端和第二比较器的时钟输入端均接比较器时钟信号，第一比较器的输出端和第二比较器的输出端均与第一移位寄存器模块相连;第一移位寄存器模块包括第一SR触发器、由第一级D触发器至第N级D触发器构成的N级D触发器和由第一个2选1模块至第N个2选1模块构成的N个2选1模块，其中，第一SR触发器的置位端接第一比较器的输出端，第一SR触发器的复位端接第二比较器的输出端，第一SR触发器的数据输出端接第一移位寄存器模块中所有N个2选1模块的选择时钟输入端；第一比较器的输出端和第二比较器的输出端输出的信号进行逻辑或运算，所产生的信号再与寄存器时钟信号进行逻辑与运算，最终产生的信号接第一移位寄存器模块中所有N级D触发器的时钟输入端；N个2选1模块和N级D触发器一一对应，第一个2选1模块的第一数据输入端接第一参考地，第一个2选1模块的第二数据输入端接第二级D触发器的数据输出端，第一个2选1模块的选择数据输出端接第一级D触发器的数据输入端；第二个2选1模块的第一数据输入端接第一级D触发器的数据输出端，第二个2选1模块的第二数据输入端接第三级D触发器的数据输出端，第二个2选1模块的选择数据输出端接第二级D触发器的数据输入端；以此类推，第三至第N‑1个2选1模块的第一数据输入端接前一级D触发器的数据输出端，第三至第N‑1个2选1模块的第二数据输入端接后一级D触发器的数据输出端，第三至第N‑1个2选1模块的选择数据输出端接该级D触发器的数据输入端；第N个2选1模块的第一数据输入端接第N‑1级D触发器的数据输出端，第N个2选1模块的第二数据输入端接第一参考地，第N个2选1模块的选择数据输出端接第N级D触发器的数据输入端；第一移位寄存器模块中所有D触发器的数据输出端与PMOS体偏置电压产生模块相连；PMOS体偏置电压产生模块包括由第一分压电阻至第N‑1分压电阻构成的N‑1个分压电阻和由第一开关至第N开关构成的N个开关，第一分压电阻的一端同时接第二参考电源和第一开关的输入端，第一分压电阻的另一端同时接第二分压电阻的一端和第二开关的输入端；第二分压电阻的一端同时接第一分压电阻的另一端和第二开关的输入端，第二分压电阻的另一端同时接第三分压电阻的一端和第三开关的输入端；以此类推，第N‑1分压电阻的一端同时接第N‑2分压电阻的另一端和第N‑1开关的输入端，第N‑1分压电阻的另一端同时接第三参考电源和第N开关的输入端；第一开关的控制端接第一级D触发器的数据输出端，第二开关的控制端接第二级D触发器的数据输出端，以此类推，第N开关的控制端接第N级D触发器的数据输出端； 所有N个开关的输出端连在一起，输出电压为所述的数控PMOS体调制模块输出的体偏置电压；所述的数控NMOS体调制模块包括感应NMOS管、第二比较器对模块、第二移位寄存器模块和NMOS体偏置电压产生模块；其中，感应NMOS管的源端接第一参考地，感应NMOS管的栅端接共模电压，所述的共模电压与第一NMOS管在亚阈值状态时的栅源电压相同；感应NMOS管的体端接数控NMOS体调制模块输出的体偏置电压，感应NMOS管的漏端与第四电阻的一端、第二比较器对模块相连，第四电阻的另一端接第一参考电源；第二比较器对模块包括第五电阻、第六电阻、第三比较器和第四比较器；第三比较器的正输入端和第四比较器的负输入端均接感应NMOS管的漏端，第三比较器的负输入端接第五电阻的一端，第三比较器的负输入端同时也是第三基准电流的输入端，第五电阻的另一端接第一参考电源，第四比较器的正输入端接第六电阻的一端，第四比较器的正输入端同时也是第四基准电流的输入端，第六电阻的另一端接第一参考电源，第三比较器和第四比较器的时钟输入端均接所述的比较器时钟信号，第三比较器的输出端和第四比较器的输出端均与第二移位寄存器模块相连;第二移位寄存器模块包括第二SR触发器、由第N+1级D触发器至第2N级D触发器构成的N级D触发器和由第N+1个2选1模块至第2N个2选1模块构成的N个2选1模块；第二SR触发器的置位端接第三比较器的输出端，第二SR触发器的复位端接第四比较器的输出端，第二SR触发器的数据输出端接第二移位寄存器模块中所有N个2选1模块的选择时钟输入端；第三比较器的输出端和第四比较器的输出端输出的信号进行逻辑或运算，所产生的信号再与寄存器时钟信号进行逻辑与运算，最终产生的信号接第二移位寄存器模块中所有N级D触发器的时钟输入端；N个2选1模块和N级D触发器一一对应，第N+1个2选1模块的第一数据输入端接第一参考地，第N+1个2选1模块的第二数据输入端接第N+2级D触发器的数据输出端，第N+1个2选1模块的选择数据输出端接第N+1级D触发器的数据输入端；第N+2个2选1模块的第一数据输入端接第N+1级D触发器的数据输出端，第N+2个2选1模块的第二数据输入端接第N+3级D触发器的数据输出端，第N+2个2选1模块的选择数据输出端接第N+2级D触发器的数据输入端，以此类推，第N+3至第2N‑1个2 选1模块的第一数据输入端接前一级D触发器的数据输出端，第N+3至第2N‑1个2选1模块的第二数据输入端接后一级D触发器的数据输出端，第N+3至第2N‑1个2选1模块的选择数据输出端接该级D触发器的数据输入端，第2N个2选1模块的第一数据输入端接第2N‑1级D触发器的数据输出端，第2N个2选1模块的第二数据输入端接第一参考地，第2N个2选1模块的选择数据输出端接第2N级D触发器的数据输入端；第二移位寄存器模块中所有D触发器的输出端与NMOS体偏置电压产生模块相连；NMOS体偏置电压产生模块包括由第N分压电阻至第2N‑2分压电阻构成的N‑1个分压电阻和由第N+1开关至第2N开关构成的N个开关，第N分压电阻的一端同时接第四参考电源和第N+1开关的输入端，第N分压电阻的另一端同时接第N+1分压电阻的一端和第N+2开关的输入端；第N+1分压电阻的一端同时接第N分压电阻的另一端和第N+2开关的输入端，第N+1分压电阻的另一端同时接第N+2分压电阻的一端和第N+3开关的输入端；以此类推，第2N‑2分压电阻的一端同时接第2N‑3分压电阻的另一端和第2N‑1开关的输入端，第2N‑2电阻的另一端同时接第五参考电源和第2N开关的输入端；第N+1开关的控制端接第N+1级D触发器的数据输出端，以此类推，第2N开关的控制端接第2N级D触发器的数据输出端，NMOS体偏置电压产生模块中所有N个开关的输出端连在一起，输出电压即为数控NMOS体调制模块输出的体偏置电压。