| 摘要 |
<p>SoC(System on a Chip)에 통합된 IP 블록들의 테스트를 용이하게 하기 위한 TAM(Test Access Mechanism) 아키텍처가 개시된다. TAM 아키텍처는 IP 블록들에 가장 가까운 SoC에 통합되는 하나 이상의 테스트 래퍼 및 테스트 제어기를 포함한다. 외부 테스터로부터의 입력에 대응하는 테스트 데이터 및 커맨드들은 테스트 제어기에 의해 패키지화되고 상호접속 패브릭을 통해 테스트 래퍼로 전송된다. 테스트 래퍼는 하나 이상의 테스트 포트와의 인터페이스를 이용하여, IP 블록에 테스트 데이터, 제어, 및/또는 자극 신호들을 제공함으로써, IP 블록의 회로-레벨 테스트를 용이하게 한다. 회로-레벨 테스트에 대한 테스트 결과는 패브릭을 통해 테스트 제어기로 반환된다. 테스트 래퍼는 상호접속 신호들을 통과하도록 구성될 수 있어, 패브릭을 통해 테스트 제어기와 IP 블록들 사이에서 전송된 테스트 패키지 및 테스트 결과를 통해 IP 블록들의 기능적 테스트가 용이해지는 것을 가능하게 한다. TAM은 패브릭간 브리지에서 구현될 수 있어, 브리지의 양측에서 패브릭들에 접속된 IP 블록들의 테스트를 가능하게 한다.</p> |
