一种支持预均衡的并串转换电路

摘要

本实用新型公开一种支持预均衡的并串转换电路，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器和第一选通器的时钟信号输入端电性连接，第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，第一D触发器的数据信号输入端与第一并行数据输出端连接，第二D触发器的数据信号输入端与第二并行数据输出端连接。本实用新型采用两个时钟，第一时钟和第二时钟的相位相差180°，在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换，且支持预均衡。

主权项

一种支持预均衡的并串转换电路，其特征在于，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，所述第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器的时钟信号输入端和第一选通器的时钟信号输入端电性连接，所述第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，所述第一D触发器的数据信号输入端与第一并行数据输出端连接，所述第二D触发器的数据信号输入端与第二并行数据输出端连接。