时序纠错系统及方法

摘要

一种时序纠错系统，包括一接收一并行数据的数据通路、一接收一时钟信号的延迟可调的时钟通路、一与所述数据通路及所述延迟可调的时钟通路相连并将所述并行数据转换为一串行数据的串化单元、一用于将所述串行数据转换为一电流信号或一电压信号并输出的驱动单元及一计数与判决单元，所述计数与判决单元计算所述串行数据上升沿或下降沿的数目，并发送一用于调节所述时钟信号延迟时间的调节信号至所述延迟可调的时钟通路来控制所述串化单元的时序，使得所述串行数据上升沿或下降沿的数目与一预先设定的正确数目相同，所述串化单元的时序达到最优值。本发明还进一步提供了一种时序纠错方法。本发明有效地解决了串化过程中的时序问题。

主权项

一种时序纠错方法，用于高速串行数据传输系统中的一发送端，所述时序纠错方法包括以下步骤：输入一预先设定的并行数据训练码及一时钟信号；所述并行数据训练码通过一数据通路传送至一串化单元，所述时钟信号通过一延迟可调的时钟通路传送至所述串化单元，所述串化单元将所述并行数据训练码转换为所述串行数据；通过一计数与判决单元计算所述串行数据在一设定的时间内上升沿或下降沿的数目；发送用于控制所述时钟信号延时的调节信号至所述延迟可调的时钟通路；得到合理的串化时序，使得所述串行数据的上升沿或下降沿的数目与一预先设定的正确数目相同；及所述发送端进行正常数据的传输；且通过以下步骤得到合理的串化时序：所述计数与判决单元通过发送所述调节信号对所述延迟可调的时钟通路进行延迟扫描；当所述时钟信号相对于所述并行数据训练码延时变小时，所述时钟信号的采样时间提前，当所述时钟信号相对于所述并行数据训练码延时变大时，所述时钟信号的采样时间滞后，找出出现所述时钟信号的采样时间提前和滞后两种状态的时间后，通过所述计数与判决单元使得所述调节信号处于上述两种状态的中间态。