一种可抑制采样时间失配的时间交织模数转换器

摘要

一种可抑制采样时间失配的时间交织模数转换器，涉及微电子技术领域。本发明针对采样时间失配对时间交织模数转换器的影响，提出了一种可抑制采样时间失配的时间交织模数转换器的结构。该模数转换器包括：通道采样保持电路，子模数转换器和多路复用器。通道采样保持电路中引入系统主时钟来决定采样时刻，从而避免各通道分别采样引起的采样时刻失配，有效提高时间交织模数转换器的动态性能。该方法无需前置采样保持电路，因此对输入信号带宽无任何影响，而且通道采样保持电路可以运用下极板采样技术，消除电荷注入的影响，提高系统的线性度。

主权项

一种可抑制采样时间失配的时间交织模数转换器，包含有采样保持电路（S/H），子模数转换器（ADC）和一个多路复用器（MUX），其特征在于：采样保持电路（S/H）与主时钟（MCLK）连接，由主时钟（MCLK）控制采样时刻；该采样保持电路（S/H）由四个开关（S1、S2、S3和S4）、一个采样电容（Csample）和一个运算放大器（AMP）组成，具体的连接关系如下：开关S1的左端接输入信号Vin，右端接采样电容（Csample）的左极板和开关S2的左端，开关S2的右端接开关S4的右端和运算放大器（AMP）的输出Vout，采样电容的右极板接开关S3的左端和运算放大器（AMP）的正端，运算放大器（AMP）的负端接地，开关S3的右端接开关S4的左端，开关S1和S3具有相同的时钟控制信号CLKi（i表示不同的通道，i=1,2,3,4），开关S2由与时钟CLKi的两相非交叠时钟CLKib控制（i表示不同的通道，i=1,2,3,4），开关S4由主时钟MCLK控制，各通道采样时刻均由主时钟MCLK的下降沿决定。