| 摘要 |
本文描述半导体记忆体阵列与制造程序，其中在基底中形成复数个位元线扩散，以及在该些位元线扩散之间形成成对的记忆体单元，其中该些单元对的每一个具有与该些位元线扩散邻接之第一与第二导体、在该第一与第二导体旁的浮闸、在该些浮闸间的抹除闸、在该抹除闸下之该基底中的源极线扩散、以及电容性耦合至该些浮闸的至少一额外的导体。在一些揭露的实施例中，与该些位元线扩散邻接的该些导体为字线，以及该些额外的导体系由耦合至该些浮闸的个别者之一对耦合闸或耦合至该些浮闸的两者之单一耦合闸所构成。在另一实施例中，与该些位元线扩散邻接的该些导体为编程线，以及第三导体为以与该些编程线以及该些扩散垂直的方向延伸之字线。 |
