| 主权项 |
一种全电流灵敏放大器，包括，预充电电路，用于在保持状态下对位线进行预充电并在读写状态下切断充电路径；存储单元阵列，用于写入数据和读取数据；第一级电流锁存灵敏放大器，包括数据线DL和DLB，用于感应并放大位线上的电流差，并且，通过锁存电流差信号转化为高低电平，同时在第二级电流锁存灵敏放大器的数据线上产生脉冲电流；平衡电路，用于平衡所述数据线DL和DLB上的电平；第二级电流锁存灵敏放大器，用于感应所述数据线DL和DLB上的电流差，并且将所述电流差进行放大，最后将输出放大到高低电平；所述预充电电路和所述存储单元阵列分别连接于位线，所述第一级电流锁存灵敏放大器的一端连接于位线，所述第一级电流锁存灵敏放大器的数据线上DL和DLB还连有所述平衡电路和所述第二级电流锁存灵敏放大器；所述预充电电路包括两个PMOS晶体管P1和P2，所述晶体管P1的源极连接于电源的+端，所述晶体管P1的漏极连接于位线BL，所述晶体管P2的源极连接于电源的+端，所述晶体管P2的漏极连接于位线BLB，预充电控制信号WE分别从所述晶体管P1和P2的栅端输入，当所述预充电控制信号WE由高电平变为低电平时，所述预充电电路对位线BL和位线BLB充电，当所述预充电控制信号WE由低电平变为高电平时，所述预充电电路停止对位线BL和位线BLB充电；所述存储单元阵列中的存储单元是具有差分输入、输出的结构，所述存储单元用于对信号向所述存储单元输入进行控制；所述第一级电流锁存灵敏放大器还包括三个NMOS晶体管N1、N2和N9，四个PMOS晶体管P3、P4、P5和P6，所述晶体管P3的源极连接于位线BL，所述晶体管P3的漏极连接于所述晶体管P5的源极，所述晶体管P4的源极连接于位线BLB，所述晶体管P4的漏极连接于所述晶体管P6的源极，所述晶体管P3的栅极和所述晶体管P4的栅极相连，所述晶体管P5、P6和N1、N2之间交叉耦合连接，所述晶体管N9的栅极连接于所述晶体管P3的栅极与所述晶体管P4的栅极之间，所述晶体管N9的源极连接于所述晶体管P5的栅极，所述晶体管N9的漏极连接于所述晶体管P6的栅极，或者，所述晶体管N9的漏极连接于所述晶体管P5的栅极，所述晶体管N9的源极连接于所述晶体管P6的栅极，所述晶体管P5的漏极连接于所述晶体管N1的漏极，所述晶体管N1的源极连接于所述数据线DL，所述晶体管P6漏极连接于所述晶体管N2的漏极，所述晶体管N2的源极连接于所述数据线DLB，读取控制信号CS分别从所述晶体管P3、P4和N9的栅极输入，在保持阶段，所述第一级电流锁存灵敏放大器关闭，在读取阶段，读取控制信号CS由高电平变为低电平，晶体管P3和P4打开，位线上的电流差通过交叉耦合连接的所述四个晶体管P3、P4、P5和P6在所述晶体管N1的漏极和N2的漏极转化为电压差，所述晶体管N1对所述数据线DL产生电流脉冲信号I1，所述晶体管N2对所述数据线DLB产生电流脉冲信号I2，其中，I1≠I2；所述平衡电路包括两个NMOS晶体管N7和N8，所述晶体管N7的漏极连接于所述数据线DL，所述晶体管N7的源极接地，所述晶体管N8漏极连接于所述数据线DLB，所述晶体管N8的源极接地，作用于所述晶体管N7和N8的控制信号PRE分别从所述晶体管N7和N8的栅极输入，在保持阶段，所述控制信号PRE为高电平，所述数据线DL通过所述晶体管N7放电到地，所述数据线DLB通过所述晶体管N8放电到地，在读取阶段，所述控制信号PRE下降到低电平，所述晶体管N7和所述晶体管N8关断；所述第二级电流锁存灵敏放大器包括三个NMOS晶体管N5、N6、N10，三个PMOS晶体管P7、P8、P9，所述晶体管P9的源极连接于电源的+端，所述晶体管P9的漏极连接于所述晶体管P7的源端与所述晶体管P8的源端之间，控制信号GEN从所述晶体管P9的栅极输入，所述晶体管P7的源极和所述晶体管P8的源极相连，所述晶体管P7的源极连接于所述晶体管P9的漏极，所述晶体管P7的漏极连接于所述晶体管N5的漏极，所述晶体管P7的漏极与所述晶体管N5的漏极之间连接有第I反相器，所述第I反相器同时连接于所述晶体管P8的栅极与所述晶体管N6的栅极之间，所述晶体管P7的栅极连接于所述晶体管P8的漏极与所述晶体管N6的漏极之间，所述晶体管N5的源极连接于所述数据线DL，所述晶体管P8的源极连接于所述晶体管P9的漏极，所述晶体管P8的漏极连接于所述晶体管N6的漏极，所述晶体管P8的漏极与所述晶体管N6的漏极之间 连接有第II反相器，所述第II反相器同时连接于所述晶体管P7的栅极与所述晶体管N5的栅极之间，所述晶体管P8的栅极连接于所述晶体管P7的漏极与所述晶体管N5的漏极之间，所述晶体管N6的源极连接于所述数据线DLB，所述晶体管N10的源极连接于所述晶体管N5的栅极和所述晶体管P7的栅极，所述晶体管N10的漏极连接于所述晶体管N6的栅极和所述晶体管P8的栅极，或者，所述晶体管N10的漏极连接于所述晶体管N5的栅极和所述晶体管P7的栅极，所述晶体管N10的源极连接于所述晶体管N6的栅极和所述晶体管P8的栅极，控制信号GEN从所述晶体管N10的栅极输入，在保持阶段，所述控制信号GEN保持高电平，所述晶体管P9被关闭，所述第二级电流锁存灵敏放大器关断，在读取阶段，所述控制信号GEN为低电平，所述晶体管P9打开，所述第二级电流锁存灵敏放大器打开，所述第二级电流锁存灵敏放大器通过感应所述数据线DL和DLB上的电压差，锁存并放大信号到高低电平，并且，所述第二级电流锁存灵敏放大器通过后级驱动电路驱动输出；其特征在于，还包括，补偿电路，利用所述第一级电流锁存灵敏放大器锁存的电位差信号保持所述数据线DL和DLB上的信号电平，使所述数据线DL和DLB上的信号电平不会受所述第二级灵敏放大器打开后产生的脉冲电流的影响，所述补偿电路连接于所述第一级电流锁存灵敏放大器。 |
