确保延迟锁定环中的锁定且避免谐波锁定的电路和方法

摘要

一种延迟锁定环（DLL）包括相位检测器（PD）、锁定辅助器（LA）、控制电压发生器已经压控延迟线路（VCDL）。PD确定基准时钟与该基准时钟的经延迟版本之间的相位差，并根据所确定的相位差产生一对相位检测器输出信号。LA接收该对相位检测器输出信号，并通过选择性地交换该对相位检测器输出信号来产生一对锁定辅助输出信号。控制电压发生器接收该对锁定辅助输出信号，并根据该对锁定辅助输出信号产生控制电压信号。VCDL接收该控制电压信号和基准时钟（或其缓冲版本），并输出基准时钟的经延迟版本，该基准时钟的经延迟版本具有通过VCDL的延迟，该延迟取决于所接收的控制电压信号。

主权项

一种延迟锁定环（DLL），包括：相位检测器（PD），配置成确定基准时钟与所述基准时钟的经延迟版本之间的相位差，以及根据所确定的相位差产生一对相位检测器输出信号；锁定辅助器（LA），配置成接收所述一对相位检测器输出信号，以及通过选择性地交换所述相位检测器输出信号来产生一对锁定辅助器输出信号；控制电压发生器，配置成接收所述一对锁定辅助器输出信号，并根据所述一对锁定辅助器输出信号来产生控制电压信号；以及压控延迟线路（VCDL），配置成接收由所述控制电压发生器所产生的所述控制电压信号，接收所述基准时钟或其缓冲版本，以及输出所述基准时钟的经延迟版本，其中通过所述VCDL的延迟取决于所接收的由所述控制电压发生器所产生的控制电压信号。