用于硅通孔(TSV)的电测试的改进系统以及对应的制造工艺

摘要

本发明的一些实施例涉及用于硅通孔的电测试的改进系统以及对应的制造工艺。一种用于制造系统的工艺，该系统用于对在垂直方向上穿过半导体材料的衬底延伸的通孔的电测试，该工艺构思在本体中集成电测试电路以实现检测穿过微电子掩埋结构的通孔的至少一个电学参数，该微电子掩埋结构限定朝着外部的电连接元件与通孔的掩埋端之间的电路径；集成步骤构思提供沟槽并且在沟槽的底部处形成掺杂掩埋区域，具有与衬底的掺杂相反的掺杂以便形成半导体结，当其正向偏置时限定电路径；具体而言，半导体结具有小于导电区域的在与垂直方向横切的水平面上的表面面积的结面积，以此方式具有减小的反向饱和电流。

主权项

一种用于制造测试系统(1)的工艺，所述测试系统(1)被配置成对在垂直方向(z)上至少部分地穿过包括半导体材料的本体(2)的衬底(3)延伸的至少一个通孔(10)执行电测试，所述工艺包括在所述本体(2)中集成电测试电路(14)的步骤，所述电测试电路(14)电耦合至所述通孔(10)以及由所述本体(2)承载的用于朝着外部电连接的电连接元件(6)，所述电测试电路(14)被配置成实现通过所述电连接元件(6)检测所述通孔(10)的至少一个电学参数，并且包括集成在所述衬底(3)中的微电子掩埋结构(18)，以此方式限定在所述电连接元件(6)和在所述衬底(3)内的所述通孔(10)之间的电路径；其中所述集成步骤包括步骤：提供穿过所述本体(2)的至少一个沟槽(36)；在所述沟槽(36)的底部上形成所述微电子掩埋结构(18)的至少一个第一掺杂掩埋区域(20)，具有与所述衬底(3)的掺杂相反的掺杂，以便与所述衬底(3)形成半导体结，当正向偏置所述半导体结时限定所述电路径；以及导电区域(11)至少部分地填充所述沟槽(36)以便形成所述第一通孔(10)，所述第一通孔(10)具有掩埋在所述衬底(3)内的并且不能从所述本体(2)的外部访问的第一端(10b)，所述第一端(10b)至少部分地与所述第一掺杂掩埋区域(20)接触，其特征在于，所述形成至少一个第一掺杂掩埋区域(20)的步骤包括：形成所述半导体结，其具有小于所述导电区域(11)的在与所述垂直方向(z)横切的水平面(xy)中的表面的面积的结面积(AD)。