基于FPGA的JPEG并行解码装置与解码方法

摘要

本发明公开了一种基于FPGA的JPEG并行解码装置与解码方法，包括数据缓冲单元、数据预处理单元和并行解码单元，数据缓冲单元包括用于接收外部JPEG信号的输入数据缓冲模块和用于输出解码后JPEG信号的输出数据缓冲模块，输入数据缓冲模块的通信端连接数据预处理单元的通信端，数据预处理单元的通信端连接并行解码单元的信号输入端，并行解码单元的信号输出端连接输出数据缓冲模块的信号输入端。充分利用了JPEG标准中RSTi（复位标记）和APPn（注释字段），实现了JPEG的解码，并且支持并行解码，能实现高分辨率图片的快速解码。

主权项

一种基于FPGA的JPEG并行解码装置，其特征在于：它包括数据缓冲单元（1）、数据预处理单元（2）和并行解码单元（3）；所述数据缓冲单元（1）包括用于接收外部JPEG信号的输入数据缓冲模块（11）和用于输出解码后JPEG信号的输出数据缓冲模块（12）；所述输入数据缓冲模块（11）的数据信号输出端连接数据预处理单元（2）的数据信号输入端；数据预处理单元的控制信号输出端输入端连接到数据缓冲模块（11）的控制信号输入端；所述数据预处理单元（2）的参数信号输出端连接并行解码单元（3）的参数信号输入端；数据预处理单元（2）的数据信号输出端连接并行解码单元（3）的数据信号输入端，所述并行解码单元（3）的信号输出端连接输出数据缓冲模块（12）的信号输入端。