用于平衡接口速率的缓冲存储电路

摘要

本发明公开了一种用于平衡接口速率的缓冲存储电路，包括缓冲存储器，所述的缓冲存储器上设置有若干个数据线接口、多个电源接口、多个接地端和处理器时钟CLK，多个电源接口均接入3.3V电源，多个接地端均接地，处理器时钟CLK上连接有电阻R1，若干个数据线接口接入数据；所述的缓冲存储器上的时钟校验端口CKE接电源。本发明通过上述结构，让以太网接口与E1接口传来的数据包都先放入缓冲存储器中处理，再以合适的速率传输，平衡了以太网接口和E1接口的速率。

主权项

用于平衡接口速率的缓冲存储电路，其特征在于：包括缓冲存储器，所述的缓冲存储器上设置有若干个数据线接口、多个电源接口、多个接地端和处理器时钟CLK，多个电源接口均接入3.3V电源，多个接地端均接地，处理器时钟CLK上连接有电阻R1，若干个数据线接口接入数据；所述的缓冲存储器上的时钟校验端口CKE接电源。