CPCI总线弹载部件应答模拟与测试设备及其实现方法

摘要

CPCI总线弹载部件应答模拟与测试设备及其实现方法，涉及一种CPCI总线弹载部件应答模拟与测试设备，并涉及其实现方法，本发明为解决现有应答模拟测试设备硬件设计复杂、实时性差、体积较大的问题。本发明所述CPCI总线弹载部件应答模拟与测试设备包括DSP、FPGA、通讯功能电路、CPCI总线、PCI总线、DSP总线、程序存储器、大容量数据缓存、大容量压载数据存储器和串行EEPROM，所述通讯功能电路包括光电隔离电路和电平转换电路，所述FPGA内部有HDLC逻辑电路、复位译码及时钟逻辑电路和读写控制电路，所述DSP内部有PCI接口电路和EMIF接口电路。本发明应用在CPCI总线导弹的自动测试系统中。

主权项

CPCI总线弹载部件应答模拟与测试设备，其特征在于，它包括DSP（1）、FPGA（2）、通讯功能电路（3）、CPCI总线（4）、PCI总线（5）、DSP总线（6）、程序存储器（7）、大容量数据缓存（8）、大容量压载数据存储器（9）和串行EEPROM（10），所述通讯功能电路（3）包括光电隔离电路（11）和电平转换电路（12），所述FPGA（2）内部有HDLC逻辑电路（13）、复位译码及时钟逻辑电路（14）和读写控制电路（15），所述DSP（1）内部有PCI接口电路（16）和EMIF接口电路（17），DSP（1）的PCI接口电路（16）通过PCI总线（5）连接到CPCI总线（4）上，DSP（1）的EMIF接口电路（17）连接到DSP总线（6）上，串行EEPROM（10）的数据输出端与DSP（1）的PCI接口电路（16）的数据输入端相连接，程序存储器（7）的数据输出端与DSP（1）的EMIF接口电路（17）的数据输入端相连接，大容量数据缓存（8）和大容量压载数据存储器（9）分别连接到DSP总线（6）上，FPGA（2）的HDLC逻辑电路（13）、复位译码及时钟逻辑电路（14）和读写控制电路（15）分别连接到DSP总线（6）上，复位译码及时钟逻辑电路（14）的第一数据输出端与HDLC逻辑电路（13）的数据输入端相连接，复位译码及时钟逻辑电路（14）的第二数据输出端与读写控制电路（15）的数据输入端相连接，读写控制电路（15）的数据输出端连接在大容量压载数据存储器（9）的数据输入端上，FPGA（2）的HDLC逻辑电路（13）的逻辑数据输入输出端与通讯功能电路（3）的光电隔离电路（11）的逻辑数据输入输出端相连接，光电隔离电路（11）的第一数据输出端与一个电平转换电路（12）的数据输入端相连接，光电隔离电路（11）的第二数据输出端与另一个电平转换电路（12）的数据输入端相连接。