一种串行接口快闪存储器及时钟倍频电路

摘要

本发明公开了一种串行接口快闪存储器及时钟倍频电路；时钟倍频电路包括：第一延时模块，包括依次串联的主延时单元和多个第一辅助延时单元；主延时单元接收时钟信号；控制模块，用于在每个时钟信号的下降沿，检测所述第一延时模块中主延时单元及各第一辅助延时单元输出信号的双倍延时信号中高电平的个数，根据该高电平的个数相应选择所述第一延时模块中的主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号。本发明能使快闪存储器兼容SDR和DDR两种数据传输模式。

主权项

一种串行接口快闪存储器，其特征在于，包括：选择电路，用于在所述时钟信号和倍频的时钟中选择一路作为本串行接口快闪存储器的时钟信号；时钟倍频电路，包括：第一延时模块，包括依次串联的主延时单元和多个第一辅助延时单元；其中主延时单元接收时钟信号；控制模块，用于在每个时钟信号的下降沿，检测所述第一延时模块中主延时单元及各第一辅助延时单元输出信号的双倍延时信号中高电平的个数，根据该高电平的个数相应选择所述第一延时模块中的主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号；主延时单元或第一辅助延时单元的输出信号的双倍延时信号是指相对于时钟信号的延时时长是该输出信号两倍的信号；异或模块，用于对所述时钟信号和所述延时结果信号进行异或，得到倍频的时钟信号。