发明名称 沟槽底部氧化物屏蔽以及三维P-本体接触区的纳米MOSFET
摘要 一种半导体功率器件包括一个形成在重掺杂层上的轻掺杂层。一个或多个器件形成在轻掺杂层中。每个器件都包括一个本体区、一个源极区、以及一个形成在轻掺杂区中相应的沟槽中的一个或多个栅极电极。每个沟槽的深度都在第一维度上,宽度在第二维度上,长度在第三维度上。本体区的导电类型与轻掺杂层和重掺杂层相反。源极区形成在上表面附近。一个或多个深接触区形成在沿一个或多个沟槽附近的第三维度的一个或多个位置处。接触区在第一方向上从上表面开始,延伸到轻掺杂层中,并与源极区电接触。
申请公布号 CN103247681A 申请公布日期 2013.08.14
申请号 CN201310034093.5 申请日期 2013.01.29
申请人 万国半导体股份有限公司 发明人 哈姆扎·耶尔马兹;伍时谦;丹尼尔·卡拉夫特;马督儿·博德;安荷·叭剌;潘继;李亦衡;金钟五
分类号 H01L29/78(2006.01)I;H01L29/06(2006.01)I;H01L21/336(2006.01)I 主分类号 H01L29/78(2006.01)I
代理机构 上海申新律师事务所 31272 代理人 竺路玲
主权项 一种半导体功率器件,其特征在于,包括:一个形成在第一导电类型的重掺杂层上方的第一导电类型的轻掺杂层;一个或多个形成在轻掺杂层中的器件,每个器件都包括一个与第一导电类型相反的第二导电类型的掺杂本体区;一个或多个形成在轻掺杂层中的一个或多个相应的沟槽中的电绝缘栅极电极,以及一个源极区,其中一个或多个沟槽中的每个沟槽深度都在第一维度上延伸,宽度在第二维度上延伸,长度在第三维度上延伸,其中第一维度垂直于重掺杂层的平面,其中第二和第三维度平行于重掺杂层的平面,其中掺杂本体区形成在轻掺杂层上表面附近的一个或多个沟槽周围;其中源极区形成在所述的轻掺杂层上表面附近的一个或多个沟槽周围,沿第三维度延伸;并且一个或多个第二导电类型的深重掺杂接触区,沿第三维度形成在一个或多个沟槽附近的一个或多个位置上,其中一个或多个深重掺杂接触区在第一维度上,从栅极电极的顶面下方的表面开始,延伸到一部分轻掺杂层中,其深度与掺杂本体区的底部深度相近,其中一个或多个深重掺杂接触区与源极区电接触。
地址 美国加利福尼亚州桑尼维尔奥克米德大道475号