使用沟槽隔离之无闭锁垂直暂态电压抑制二极体阵列结构及其制造方法

摘要

本发明乃揭露一种垂直暂态电压抑制二极体(TVS)阵列结构之制造方法，大体上系依照制造垂直式半导体功率装置之方法来制造。此方法包含开设复数绝缘沟槽于半导体基板上的第一导电类型之磊晶层上之步骤，并藉由使用主体遮罩，将具有第二导电类型之主体区域掺杂于二绝缘沟槽之间。此方法更包含使用源极遮罩之步骤，用以植入第一导电类型之复数掺杂区域，以构成复数二极体，其中复数绝缘沟槽将复数二极体加以隔离，并用以防止寄生PNP电晶体(parasitic PNP transistor)或寄生NPN电晶体(parasitic NPN transistor)在半导体基板上不同导电类型之掺杂区域之间所引发的拴锁效应(latch－up)。