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Schaltungsanordnung–mit einer ersten und einer zweiten Signalleitung (L1, L2) zur seriellen Übertragung einer Anzahl von mehreren Bitgruppen (P) ,–mit einer Sendeeinheit (S1, S2), die mit der ersten Signalleitung (L1) verbunden ist,–mit einer Empfängereinheit (E1, E2), die mit der zweiten Signalleitung (L2) verbunden ist und über eine dritte Signalleitung (L3) und eine Steuerleitung (CL) mit der Sendeeinheit (S1, S2) gekoppelt ist,–bei der die Sendeeinheit (S1, S2) eine erste zu übertragende Bitgruppe (P1) und eine nachfolgende, zweite zu übertragende Bitgruppe (P2) empfängt und jeweils unverändert oder verändert zur Empfängereinheit (E1, E2) überträgt.–bei der durch die Sendeeinheit (S1, S2) jeweils ein Signalzustandswechsel (T01) zwischen Bits der übertragenen ersten Bitgruppe (CP1) und entsprechenden Bits der empfangenen zweiten Bitgruppe (P2) erkannt und eine Anzahl der Signalzustandswechsel festgestellt wird,–bei der durch die Sendeeinheit (S1, S2) die zweite Bitgruppe (P2) in Abhängigkeit der Anzahl der Signalzustandswechsel unverändert oder verändert zur Empfängereinheit (E1, E2) übertragen wird, wobei eine veränderte Übertragung mittels eines Steuersignals (CTL8_0, CTL8_1) auf der Steuerleitung (CL) angezeigt wird,–bei der die Sendeeinheit (S1, S2) auf einem ersten Chip (CH1) und die Empfängereinheit (E1, E2) auf einem zweiten Chip (CH2) angeordnet sind, und die dritte Signalleitung (L3) den ersten und zweiten Chip (CH1, CH2) miteinander verbindet, wobei der erste Chip als ein Speicherchip und der zweite Chip als ein Prozessorchip ausgebildet ist,–bei dem die dritte Signalleitung (L3) in zwei Gruppen zu je acht Einzelleitungen zur Übertragung von jeweiligen Bitgruppen der Bitbreite acht und die Steuerleitung (CL) in zwei Einzelleitungen zur jeweiligen Übertragung von dem der jeweiligen Bitgruppe zugeordneten Steuersignal (CTL8_0, CTL8_1) aufgespalten sind oder bei dem die dritte Signalleitung (L3) in vier Gruppen zu je vier Einzelleitungen zur Übertragung von jeweiligen Bitgruppen der Bitbreite vier und die Steuerleitung (CL) in vier Einzelleitungen zur jeweiligen Übertragung von dem der jeweiligen Bitgruppe zugeordneten Steuersignal (CTL4_0, CTL4_1, CTL4_2, CTL4_3) aufgespalten sind.
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