存储器模块以及存储器用辅助模块

摘要

本发明提供一种存储器模块以及存储器用辅助模块。在存储器模块中，即使不是在从存储器控制器输出的存储体地址的比特数、行地址的比特数以及列的比特数与为了确定成为访问对象的存储器单元而使用的存储体地址的比特数、行地址的比特数以及列的比特数分别匹配的情况下，也能够访问存储器模块的所有存储器单元，并且，使存储器模块正常地进行动作。存储器模块(100)具备SDRAM(110)、地址生成电路(120)。地址生成电路(120)使用从存储器控制器(12)输出的行地址的最上位比特来生成对于确定成为访问对象的存储器单元来说所缺少的最上位比特的存储体地址BA2，将所生成的存储体地址BA2输出到SDRAM(110)。

主权项

一种存储器模块，具备：存储器，其具有多个存储体，上述多个存储体分别具备矩阵状排列的多个存储器单元，上述存储器根据所输入的规定的比特数的存储体地址、规定的比特数的行地址、规定的比特数的列地址来确定成为访问对象的存储器单元；以及地址生成电路，其在(i)从存储器控制器分别输出的存储体地址、行地址、列地址的各比特数的总和与为了确定上述成为访问对象的存储器单元而分别使用的存储体地址、行地址、列地址的各比特数的总和相等，并且，(ii)从上述存储器控制器输出的行地址的比特数比为了确定上述成为访问对象的存储器单元而使用的行地址的比特数多1比特，并且，(iii)从上述存储器控制器输出的存储体地址的比特数比为了确定上述成为访问对象的存储器单元而使用的存储体地址的比特数少1比特时，使用从上述存储器控制器输出的行地址的最上位比特来生成对于确定上述成为访问对象的存储器单元来说所缺少的存储体地址的最上位比特，并将生成的该存储体地址的最上位比特输出到上述存储器。