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Die Erfindung betrifft eine Halbleitervorrichtung mit einem ersten Satz von vier angrenzenden Spaltenauswahltransistoren (CT1 bis CT4) mit einer gemeinsamen ersten Gate-Elektrode (22), einem zweiten Satz von vier angrenzenden Spaltenauswahltransistoren (CT5 bis CT8) mit einer gemeinsamen zweiten Gate-Elektrode (22) und Bitleitungen (24), welche entlang einer ersten Verlaufsrichtung verlaufen, und lokalen Datenleitungen (26), wobei der erste Satz der Spaltenauswahltransistoren (CT1 bis CT4) und der zweite Satz der Spaltenauswahltransistoren (CT5 bis CT8) zwei aktive Bereiche (20) teilen, und wobei die lokalen Datenleitungen (LDBi, LDBBj, LDBBI, LDBj) entlang einer zweiten Verlaufsrichtung senkrecht zu den Bitleitungen (Biti, BitBi, Bitj, BitBj) derart verlaufen, dass vier lokalen Datenleitungen (LDBi, LDBBj, LDBBI, LDBj) in der ersten Verlaufsrichtung in einer Reihenfolge angeordnet ist: eine erste lokale Datenleitung (LDBi), eine Referenzleitung der ersten lokalen Datenleitung (LDBBj), eine Referenzleitung einer zweiten lokalen Datenleitung (LDBBi) und die zweite lokale Datenleitung (LDBj).
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