高速串行接口电路及电子设备

摘要

本发明提供了可以防止不传输时钟信号时的不稳定动作的高速串行接口电路以及包括该电路的电子设备。高速串行接口电路包括数据接收电路(10)、时钟信号接收电路(20)、至少包括串行/并行转换电路(40)的逻辑电路模块(30)、自由运行时钟信号生成电路(70)、时钟信号检测电路(80)、以及输出屏蔽电路(90)。时钟信号检测电路比较来自时钟信号接收电路(20)的接收时钟信号CKIN和来自自由运行时钟信号生成电路的自由运行时钟信号OSCK，检测通过差动时钟信号线是否传输有时钟信号。输出屏蔽电路在检测出通过差动时钟信号线没有传输时钟信号时屏蔽逻辑电路模块的输出信号RT、RCK，以使其无法传递到后阶段的电路。

主权项

一种高速串行接口电路，其特征在于，包括：数据接收电路，用于接收通过差动数据信号线传输的差动信号的串行数据，并输出接收串行数据；时钟信号接收电路，用于接收通过差动时钟信号线传输的差动信号的时钟信号，并输出接收时钟信号；逻辑电路模块，至少包括串行/并行转换电路，其中，所述串行/并行转换电路根据通过来自所述时钟信号接收电路的所述接收时钟信号而生成的采样时钟信号，对来自所述数据接收电路的所述接收串行数据进行采样，转换成并行数据；自由运行时钟信号生成电路，用于生成并输出自由运行时钟信号；时钟信号检测电路，比较来自所述时钟信号接收电路的所述接收时钟信号和来自所述自由运行时钟信号生成电路的所述自由运行时钟信号，并检测通过所述差动时钟信号线是否传输有时钟信号；以及输出屏蔽电路，当检测出通过所述差动时钟信号线没有传输时钟信号时，屏蔽所述逻辑电路模块的输出信号，以使所述逻辑电路模块的输出信号不会传递到后阶段的电路。