发明名称 功率动态余量敏感性之排程
摘要 使用者设备周期性或非周期性地向伺服演进型NodeB(eNB)报告伺服小区参考信号接收功率及品质以及上行链路功率动态余量资讯。eNB自回馈报告及其自身负载来计算由该UE经受之一当前干扰位准。由于自干扰在频率上并非为固定的,因此可容许自干扰位准视下行链路排程而定。eNB可自所计算之干扰计算上行链路配置参数。排程决策之序列可为:下行链路配置,判定可容许自干扰,及上行链路配置(或以相反次序进行),或可使用可用资讯来共同地判定该下行链路配置及该上行链路配置。可导出一额外排程约束以用于满足共存要求,该额外排程约束可由该功率动态余量报告单独判定。藉此在存在不充分衰减时解决对其他使用者设备之干扰或自干扰(自减敏),同时亦允许部署全部系统频宽。
申请公布号 TWI400977 申请公布日期 2013.07.01
申请号 TW098138183 申请日期 2009.11.10
申请人 高通公司 美国 发明人 葛尔 彼德
分类号 H04W72/12 主分类号 H04W72/12
代理机构 代理人 陈长文 台北市松山区敦化北路201号7楼
主权项
地址 美国