高速射频分频器

摘要

高速RF差分、正交、二分时钟分频器设计基于以串环构型连接的反相器和钟控电路。在一个实施方式中，在所述反相器中仅使用NMOS晶体管，以及在所述钟控电路中仅使用PMOS晶体管。该结构仅使用12个晶体管。由于各个VCO输出端仅与两个晶体管连接，故输入端可以直接耦合到VCO输出端并且提供最小的负载。另一实施方式包括以串环构型连接的钟控的反相器级，在该反相器级之间有反相器。在所述反相器的外侧使用所述RF时钟（或VCO信号）以用于速度改进。在两个电路中，正时钟输入端和负时钟输入端交替连接在所述环的各个级处。

主权项

一种射频（RF）正交时钟分频器，包括：一对锁存器，所述锁存器分别包括交叉耦合的PMOS晶体管对，其可操作以强制在各个锁存器的输出端处的互补电压值，所述锁存器连接在正电压供给节点和四个中心节点之间；以串环形式连接的四个与非门，各个级包括一对堆叠的NMOS晶体管，所述与非门连接在所述中心节点和接地节点之间，以及其中，各个中心节点还与环中的连续的与非门中的一个晶体管的栅极连接；正的差分RF时钟输入端和负的差分RF时钟输入端，所述正时钟输入端与所述与非门中的一半与非门中的每个与非门中的一个晶体管的栅极连接，以及所述负时钟输入端与所述与非门的另一半与非门中的每个与非门中的一个晶体管的栅极连接，使得所述正输入端和所述负输入端在所述环中的各个连续的与非门处交替；其中，当所述与非门为未激活时，所述锁存器可操作以保持所述中心节点的互补状态；以及其中，在所述输入端的时钟的各个相位期间，一个与非门是激活的并且可操作以使关联的锁存器的输出反相。