用纯组合电路实现除法计算的电路

摘要

本发明公开了一种用纯组合电路实现除法计算的电路，把a/b，先分解为a×1/b。1/b是通过归一化模块先归一化b到0～1之间，记结果为b’；然后用分段一次函数模块来计算1/b’，这个分段一次函数模块分段拟合了y＝1/x，0＜x≤1。加法模块把分段一次函数模块计算出的结果加上存在查找表模块中的拟合函数与实际y＝1/x的误差，就得到了较准确的1/b’。由乘法模块将1/b’乘上被除数a；右移位模块将b右移到与b’相同的位数，就得到了a/b的结果g。本发明在实现除法算法时，能够降低所要求的时钟频率。

主权项

一种用纯组合电路实现除法计算的电路，记被除数为a，除数为b，其特征在于，包括：一归一化模块，其输入是除数b，其一输出端输出归一化了的除数，记为b’；另一输出端输出除数b归一化到b’时右移位的位数，记为s；用于将输入除数b的输入范围归一化到一次分段函数模块及查找表模块的输入范围内；一分段一次函数模块，其输入端与所述归一化模块的一输出端相连接，输入归一化了的除数b’，其输出记为c；用于计算1除以归一化了的除数b’这个运算的大致结果，以节约查找表模块所需的存储空间；一查找表模块，其输入端与所述归一化模块的一输出端相连接，输入归一化了的除数b’，其输出记为d；用于记录存储1除以输入除数b的结果与所述分段一次函数模块输出的差；一加法模块，其一输入端与所述分段一次函数模块的输出端相连接，输入该分段一次函数模块的输出c，另一输入端与所述查找表模块的输出端相连接，输入该查找表模块的输出d；将这两个输入c和d相加，其输出端得到的结果e就是1除以归一化了的除数b’的结果；一乘法模块，其一输入端与所述加法模块的输出端相连接，输入该加法模块的输出e，另一输入端输入被除数a；其输出f就是被除数a/1除以归一化了的除数b’的结果；一右移位模块，其一输入端与所述乘法模块的输出端相连接，输入该乘法模块的输出e；另一输入端与所述归一化模块的输出端相连接，输入该 归一化模块的输出s；其输出g就是a/b的结果。