发明名称 |
降低开尔文接触阻抗以及击穿电压的集成MOSFET器件及方法 |
摘要 |
本发明提出了一种降低开尔文接触阻抗以及击穿电压的集成MOSFET器件及方法。MOSFET在芯片平面上,具有一个漏极,外延层覆盖在芯片平面上方。MOSFET还包括:一个开尔文接触本体以及一个嵌入的开尔文接触源极;一个延伸在外延层中的沟槽栅极;一个穿过开尔文接触源极以及至少部分开尔文接触本体延伸的下部接触沟槽,分别限定垂直源极-接触表面和垂直衬底-接触表面;一个在开尔文接触源极和沟槽栅极上方的带图案的电介质层;一个带图案的顶部金属层。一个平面台面结构形成在开尔文接触源极上方;MOSFET器件具有不高的衬底开尔文接触阻抗,并且由于存在平面台面结构,其源极开尔文接触阻抗比没有平面台面结构的MOSFET器件的更低;还形成了一个集成并联的肖特基二极管。 |
申请公布号 |
CN103137700A |
申请公布日期 |
2013.06.05 |
申请号 |
CN201210455904.4 |
申请日期 |
2012.11.14 |
申请人 |
万国半导体股份有限公司 |
发明人 |
潘继 |
分类号 |
H01L29/78(2006.01)I;H01L29/06(2006.01)I;H01L21/336(2006.01)I |
主分类号 |
H01L29/78(2006.01)I |
代理机构 |
上海信好专利代理事务所(普通合伙) 31249 |
代理人 |
张静洁;徐雯琼 |
主权项 |
一种半导体器件,在X‑Y‑Z笛卡尔坐标系中表示,X‑Y平面平行于其主半导体芯片平面,其特征在于,所述的半导体器件包含:一个漏极,平行于X‑Y平面,外延层覆盖在漏极上方;一个开尔文接触本体,设置在外延层中,开尔文接触源极嵌入在开尔文接触本体中;一个栅极沟槽,平行于Z‑轴,延伸到外延层中,栅极设置在栅极 沟槽中;一个下部接触沟槽,平行于Z‑轴,延伸穿过开尔文接触源极和至少部分开尔文接触本体,分别限定裸露的垂直源极接触表面及其裸露的垂直本体接触表面;一个位于开尔文接触源极和栅极沟槽上方的电介质材料层;以及一个位于电介质材料层上方的金属层,其中这两个层形成图案, 使得:(1).电介质材料层具有一个上部沟槽延伸物,位于下部接触沟槽上方;(2).上部沟槽延伸物的X‑Y剖面尺寸大于下部接触沟槽的X‑Y剖面尺寸,从而限定平面台面结构平行于X‑Y平面,并且位于一部分开尔文接触源极上方;(3).金属层具有一个顶部金属平面,平行于X‑Y平面,上部电极延伸物和下部电极部分相继向下延伸,分别穿过上部沟槽延伸物和下部接触沟槽;以及(4).所形成的MOSFET器件,其主器件电流在栅极的控制下,流经开尔文接触源极以及漏极之间,具有较低的本体开尔文接触阻抗,以及由于开尔文接触源极来自平面台面结构的附加的裸露顶部接触表面区,源极开尔文接触阻抗低于不带所述的平面台面结构的MOSFET器件;并且(5).下部电极部分和外延层构成一个与MOSFET器件并联的相应的肖特基二极管。 |
地址 |
美国加利福尼亚州桑尼维尔市奥克米德公园道475号 |