数字域累加CMOS-TDI图像传感器

摘要

本发明涉及数模混合集成电路设计领域。为降低CMOS-TDI图像传感器的芯片面积和功耗的开销，实现较高的行频，同时降低读出噪声实现较高的TDI级数，为达到上述目的，本发明采取的技术方案是，数字域累加CMOS-TDI图像传感器，包括：n行×m列的像素阵列、列并行信号前端处理电路即相关双取样电路CDS、信号放大电路、列并行模数转换器ADC、列并行数字域累加器、列并行除法器、时序控制电路和输出移位寄存器；采用列级架构，即每列放置独立的ADC。本发明主要应用于半导体图像传感器的设计制造。

主权项

一种数字域累加CMOS‑TDI图像传感器，其特征是，包括：n行×m列的像素阵列、列并行信号前端处理电路即相关双取样电路CDS、信号放大电路、列并行模数转换器ADC、列并行数字域累加器、列并行除法器、时序控制电路和输出移位寄存器；采用列级架构，即每列放置独立的ADC；每列像素输出的模拟信号经过列并行相关双取样电路CDS和放大调整后由列并行模数转换器ADC进行量化，量化后的数字信号进入列并行数字域累加器中完成对相同曝光结果的累加，完成n次累加后的信号通过列并行除法器还原数据位宽，最后进入输出移位寄存器进行串行输出；通过曝光时间调整和列并行信号预处理电路使像素输出的信号电压适合列并行ADC的量化电压量程；所述的n级CMOS‑TDI图像传感器中的数字域累加器的结构主要由数字加法器、两个锁存器即锁存器1和锁存器2、n+1个位宽为x+1的存储器即存储器1～存储器n+1、n+1个开关即开关S1～开关Sn+1和两条总线即总线1‑总线2组成，数字加法器的一个输入端接列并行ADC的输出，另一个输入端接锁存器1的输出；所述的数字加法器的输出端接总线1；所述的n+1个位宽为x+1的存储器的输入端均接到总线1上，所述的n+1个位宽为x+1的存储器的输出端分别连接到所述的n+1个开关的一端；所述n+1个开关的另一端均连接到总线2上；所述的总线2再连接到锁存器1和锁存器2的输入端；n+1个位宽为x+1的存储器每个bit的结构主要由反相器A、反相器B和开关Sa和开关Sb，反相器C是n+1个位宽为x+1的存储器中所有bit共用的，开关Sa和开关Sb的一端均接到反相器A的输入端；反相器A的输出端接到反相器B的输入端；反相器B的输出端接到开关Sb的另一端；开关Sa的另一端作为此bit存储器的输入端，反相器A的输出端作为此bit存储器的输出端；开关Sa直接受控制信号Add操控，开关Sb受Add经过反相器C反向后的控制信号操控。